JPS6290965A - Ｃｍｏｓ半導体装置 - Google Patents

Ｃｍｏｓ半導体装置

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JPS6290965A
JPS6290965A JP60217129A JP21712985A JPS6290965A JP S6290965 A JPS6290965 A JP S6290965A JP 60217129 A JP60217129 A JP 60217129A JP 21712985 A JP21712985 A JP 21712985A JP S6290965 A JPS6290965 A JP S6290965A
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conductivity type
transistor
shrimp
impurity layer
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JP60217129A
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Kenji Shibata
健二 柴田
Hiromichi Fuji
藤　博道
Shinji Taguchi
田口　信治
Yoichiro Niitsu
新津　陽一郎
Koichi Kanzaki
神崎　晃一
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、所謂ラッチアップの耐性を向上したＣ　Ｍ　
ＯＳ半導体装置に関する。
［発明の技術的背景とその問題点］ 近年の半導体技術の発展により、集積回路の集積度が上
がるにつれてチづブ内での消費電力が増加する傾向にあ
る。このため、最近では最も消費電力の少ない０Ｍ０８
回路を用いて集積回路を開成して、消費電力の低減を図
っている。しかしな　・がら、ＳＯＩ構造をとらない通
常の０Ｍ０８回路にＪ３いては、構造的にＰＮＰＮ接合
が存在して、寄生サイリスタが開成されることになり、
電源雑音等により入力端子に過電圧が印加されると、寄
生サイリスタがターンオンして過電流が流れ続【プ、所
謂ラッチアップ現像が生じて素子破壊を招くという問題
があった。
そこで、このラッチアップ現Φを防止するために各々の
ＣＭＯＳ半導体装置が提案されている。
その一つとして、ガードリングと呼ばれる基板コンタク
トあるいはウェルコンタクトを０〜１０８回路を構成す
るＩＶＩ　ＯＳ型トランジスタの周囲に形成したＣ、Ｍ
ｏＳ半導体装置が提案されている。しかしながら、ＣＭ
ＯＳ半導体装置の集積度が上がり、回路素子の間隔が接
近するようになると、ラッチアップ現象を引き起すため
の電流が小さくなり、ラッチアップ現象の防止効果は低
減してしまうという問題が生じることになる。さらに、
ガードリングが形成される領域を予め考慮して、回路素
子の配置を行なう必要があり、高集積化を実現する上で
障害となっている。
また、半導体基板における回路素子が形成される表面−
の不純物濃度は、従来より用いられている半導体基板と
同じ濃度であり、表面、否より下部の？ｎ　ｆｐＪの不
練物濃度を従来より用いられている半導体基板の不純物
濃度よりも高濃度にすることにより半導体基板を２層構
造として、奇生抵抗値を低くおさえた所謂エビ基板を用
いてラッチアップ現象を防止するようにしたＣＭＯＳ半
導体装置が提案されている。
第６図は半導体基板の下部の不純物濃度が１×１０１８
ＣＩ１１−３程度で、基板の表面層（厚さ１０μｍＶ１
度）の不純物濃度が２ｘ　１０’　７　ｃｍ−３程度で
あるＰ型のエビ基板に、それぞれ近接して形成され０Ｍ
０８回路を構成するＰチャンネルトランジスタのドレイ
ン領域とＮチャンネルトランジスタのトレイン領域との
距離に対して、寄生サイリスタがターンオンして、ラッ
チアップ現象を保持するために必要なホールディング電
流及びホールディング電圧の変化を示したものである。
第６図から明らかなように、エビＭ仮を由いることでホ
ールディング電流及びホールディング電圧とも増加して
おり、ラッチアップ現象に対する耐性は向上しているが
、まだ充分であるとは言えずラッチアップ現象を確実に
防止することは困難である。
また、０Ｍ０８回路を構成する一方のＭＯＳ型トランジ
スタが形成されるウェル領域と、他方のトランジスタが
形成されるエビ基板との境界に、この２つの領域を電気
的に分離するための溝（トレンチ）を形成することによ
り、寄生サイリスタを／７−ンオンさせる電流を減少さ
せて、ラッチアップ現象を防止するようにしたＣＭＯＳ
半導体装置が提案されている。
このようなＣＭＯＳ半導体装置に形成される溝（トレン
チ）としては、かなり深い例えば５〜６μｍ程度の深さ
を必要とし、次のような工程を経て０Ｍ０８回路を構成
するＰチャンネルＭＯＳ型トランジスタが形成される領
域と、Ｎチャンネル〜１０Ｓ型トランジスタが形成され
る領域との境界近国に形成されて、２つの領域が電気的
に分離されることになる。
まず、エビ基板１０９の低濃度不純物層であるエビ１１
０７に、深さが５〜６μｍ程度、幅が０゜８〜１．２μ
ｍ程瓜０溝１０１がエツチング処理により形成され（第
７図（ａ））、この溝１０１の内壁面に薄い酸化膜１０
３が形成される（第７図（ｂ））。次に、ｉＭ　１０１
に埋め込まれる物質とエビ層１０７との熱ａ　ｔｌｌｕ
係数の３ｉいにより溝１０１に歪みが生じないようにす
るために、エビ層１０７と同程度の熱膨張係数を有する
例えばシリコン等の半導体物質１０５を溝１０１に埋め
込み（第７図（Ｃ））、最後に溝１０１の上部表面に熱
処理により酸化膜１１５が形成され分離が行なわれる（
第７図（ｄ）　）。
ところで、上述した（ａ）の工程において、エツチング
処理によりエビ層１０７に深さが５〜６μｍ程度の深い
溝１０１を形成するためには、エツチング処理にかなり
の長い時間を必要とする。このために、エツチング処理
工程において、図示の如＜　、　：Ｆ＋　１０１が形成
されたエビ層１０７の表面近１角に結晶欠陥のもとにな
る結晶欠陥の咳１１１が生じることになる。そして、（
ｄ）の工程に４３いて、溝１０１に埋め込まれた半導体
体質１０５の上部表面に酸化膜１１５を形成するために
熱処理が行なわれるので、この熱処理により前記結晶欠
陥の核がｂとになり、溝１０１が形成された周囲のエビ
層１０７の表面近１カに結晶欠陥１１３が発生すること
になる。
したがって、エビ層１０７に形成される溝１゜１の深さ
を、例えば上述したように５〜６μｍと深くした場合に
は、リーク電流の増大、耐圧の劣化、界面準位の発生に
よる１〜ランスコンダクタンスの劣化等の素子特性の劣
化を招くことになり、第８図に示すように、溝１０１の
深さが３μｍより深くなると、Ｚ！激に歩留りが低下し
てしまいという問題が生じることになる。
［発明の目的コ 本発明は、上記に鑑みてなされたもので、その目的とす
るところは、回路素子の劣化を招くことなく、ラッチア
ップの耐性を向上したＣＭＯＳ半導体装置を提供するこ
とにある。
Ｆ発明の概要コ 上記目的を達成するために、本発明は、高濃度不純１勿
とこの高濃度不純物層の上部に高濃度不純１勿層にりも
薄く形成され、高濃度不純１勿よりも低濃度に形成され
た低濃度不純物層との２層構造を有する第１の導電型の
半導体基板と、この半導体基板の低濃度不純層の一部に
形成された第２の導電型のＭＯＳトランジスタと、前記
半導体基板の一部に形成された第２導電型のウェル領域
と、この第２の導電型のウェル領域内に形成された第１
の導電型のＭＯＳ型トランジスタと、館−２第２の導電
型のＭＯ３型トランジスタが形成された領−域と前記第
２の導電型の領域との境界近傍に、深さが３μｍより浅
く前記低濃度不純物層−２μｍよりも深く形成され、内
壁面に酸化膜が形成されて内部に半導体物質が埋め込ま
れた溝とを有することを要旨とする。
［発明の効果］ 本発明によれば、トランジスタが形成される表面層を低
濃度不純層とし、この低濃度不純物層の下部領域を高濃
度不純物層とする第１の導電型の半導体基板に、第２の
導電型のＭＯＳ型トランジスタを形成するとともに、半
導体基板の一部に形成された第２の導電型のウェルダミ
域に第１の導電をのＭＯＳ型トランジスタを形成するこ
とにより０Ｍ０３回路を構成して、第２導電型のＭＯＳ
型トランジスタが形成された領域と第２の導電型のウェ
ル領域との境界近傍に、深さが３μｍより浅く、低濃度
不純物層−２μｍよりも深く、内部に半導体物質が埋め
込まれた溝を形成したので、Ｃ〜ＩＯ８回路素子の特性
の劣化をＪ＆　＜ことなく、Ｃ’ｖｔ　ＯＳ　ｍ造下に
存在する寄生サイリスタのラッチアップ伏皿を保持する
ために必要な電圧を電Ｊｉｉｉ電圧以上とすることが可
能である。したがって、ラッチアップの耐性を向上した
ＣＭＯＳ半導体装置を提供することができる。
［発明の実施例］ 以下、図面を用いて本発明の実ｆｌｊ、例を説明する。
第１図は、本発明の一実施例に係るＣＭＯＳ半導体装置
が形成され、半導体基板の表面にエビ層が形成されたエ
ビ基板の深さに対する不純物分布を示しＩ〔ものである
。このエビ基板はアンチモンを高濃度（例えば１　Ｘｌ
　０１８　Ｃｍ−３程度）にドープしたＮ型の半＠体基
板の上部に、リンを低濃度（例えば２．５ｘ１０”　ａ
ｍ−３程度）にドープしてエビ層を成長させて、ボロン
のイオン注入によりＰ型のウェル領域（以下「Ｐウェル
」と呼ぶ。）を形成したものであり、第１図（Ａ）〜（
Ｃ）はそれぞれエピ苦の厚さが、２μｍ、３μｍ、４μ
ｍのものである。第１図＜Ａ＞に示すように、エビ層の
厚さが２μｍと薄い場合には、エビ層の下部の半導体基
板の不純物であるアンチモンがエビ層にしみ出してくる
ために、Ｐウェルの接合の深さは１．２５μｍ程度とな
る。一方、第１図（Ｃ）に示すように、エビ層の厚さが
４μｍの場合には、Ｐウェルの底部に１μｎ）程度の低
不純物層が存在することになる。
第２図は、第７図で示したそれぞれエビ層の厚さが贋な
る３つのエビ１工仮に形成されたｃ　ｘ＝＋　ｏ　ｓ半
導体装置の構造を示すパターン平面図である。
同図において、１はＮ型のエビ基板であり、このエビ基
板１上にＮチャンネルｆｖｌ　ＯＳ型トランジスタ（以
下ｒＮＭＯＳｌ〜ランジスタ」と呼ぶ。）３と、Ｐヂャ
ンネルＭＯＳ型トランジスタ（以下ｒ　Ｐ　Ｍ　ＯＳ　
トランジスタＪと呼ぶ。）５が形成され、この両トラン
ジスタによりＣＭＯＳインバータ回路が構成されている
。
エビ基板１にはｔｐ型のウェル（以下「Ｐウェル」と呼
ぶ。）７が形成され、ざらにこのＰウェル７の中に所定
間隔だけ離れて一対のＮ型の領域９．１１が形成されて
、ＮＭＯＳｌ−ランジスタ３のソース及びドレインを構
成しており（以下９をｒ　Ｎ　ｔｖｌ　ＯＳソース領域
Ｊ、１１をＩ　Ｎ　Ｍ　Ｏ，Ｓトレイン領域」と呼ぶ。
）、Ｎ〜１０８ソース領域９はアルミ配線１３によりＶ
ｓｓ端子４５に接続され、ＮＭＯＳドレイン領域１１は
アルミ配置！ａ１３により出力端子５１に接続されてい
る。そして、ＮＭＯＳソース領域９とＮＭＯＳドレイン
領域１１との間のエビ基板１の表面上にポリシリコンに
より後述するＰ　Ｍ　ＯＳ　ｌ−ランジスタ５と共通の
ゲート電（Φ１５が形成され、このゲート電極１５はア
ルミ配線１３により入力端子４９に接続されている。
なお、ウェルコンタクト１７がＰウェル７の中に設けら
れ、このウェルコンタクト１７とＶｓｓ端子４５とがア
ルミ配線１３により接続されている。
また、エビ基板１には、所定間隔だけ離れて一対のＰ型
の領域１９．２１が形成され、この領域１９．２１がＰ
ＭＯＳトランジスタ５のドレイン及びソースを構成して
おり（以下１９をｒＰＭＯＳドレイン領域」、２１をｒ
ＰＭＯＳソース領域」と呼ぶ。）、ＰＭＯＳドレイン領
域１つはアルミ配線１３により出力端子５１に接続され
、ＮＭＯＳソース領域２１はアルミ配線１３によりＶＤ
Ｄ端子４７に接続されている。そして、ＰＭＯＳドレイ
ン領域１９とＰＭＯＳソース須域２１との間のエビ基板
１の表面上にポリシンコンによりゲート電極１５が形成
され、このゲート電極１５はアルミ配線１３により入力
端子４つに接続されている。なお、エビ基板１には基板
コンタクト２３が形成され、この基板コンタクト２３と
ｖＤＤ端子４７とがアルミ配線１３により接続されてい
る。
第３図は＄２図の概略の断面図であり、ＣＭ　Ｏ８ｆＭ
造において存在する寄生トランジスタ及び寄生抵抗によ
り構成される奇生サイリスタの近似的な等価回路が図示
してあり、第４図はこの等価回路だけを央き出し示した
図である。第３図において、２９は縦型寄生ＮＰＮバイ
ポーラトランジスタ（以下ｒＮＰＮｔ−ランジスタＪと
呼ぶ。）で、このＮＰＮトランジスタ２つは、Ｎ型のＮ
ＭＯＳソース領域９をエミッタとし、エビ基板１に形成
゛されたＰウェル７をベースとし、Ｎ型の基板１をコレ
クタとして形成されている。また３１は横型奇生ＰＮＰ
バイポーラトランジスタ（以下ｒＰＮＰ］〜ランジスタ
」と呼ぶ。）で、このＰＮＰトランジスタ３１は、Ｐ型
のＰＭＯＳソース領域をエミッタとし、Ｎ型のエビ基板
１をベースとし、エビ基板１に形成されたＰウェル７を
コレクタとして形成されている。そして、ＰＮＰトラン
ジスタ２９のエミッタはＶ　ＳＳ＠子１４５に接続され
、ＮＰ　：Ｎ　＋−ランジスタ２９のベースは奇生ウェ
ル抵抗３３を介してＶＳＳ郊：子４５に接続されている
とともに、ＰＮＰトランジスタ３１の奇生コレクラ抵抗
４１を介してＰＮＰ１〜ランジスタ３１のコレクタに接
続さている。また、ＮＰＮトランジスタ２つのコレクタ
は、このＮＰＮトランジスタ２９のコレクタ寄生抵抗４
３を介してＰＮＰトランジスタ３１のベースは並列接続
された寄生基板抵抗３５を介してＶ　Ｄ　Ｄ　端子４７
に接続されてＪ３す、ＰＮＰトランジスタ３１のエミッ
タはＶＯＯ端子４７に接続されている。
第５図（Ａ）、（Ｂ）はラッチアップ現象を深持するた
めに必要なホールディング電流及びホールディング電圧
の実測値である。このラッチアップ現象は第１図で説明
したエビ基板１に第２図及び第３図で示した０Ｍ０８回
路を形成するとともに、ＮＭＯＳトランジスタ３が形成
されているＰウェル７と、ＰＭＯ３ｌ−ランジスタ５が
形成されている領域との境界近傍に、内部にエビ基板と
同Ｐｉ！度の熱Ｂｆｌｆａ係数を有する例えばシリコン
等の半導体物質が埋め込まれた溝を形成し、ＮＭＯＳト
ランジスタ３とＰ〜１０Ｓトランジスタ５とを電気的に
分離して、端子Ａからキャリアを注入することにより寄
生サイリスタをターンオンさせて引き起こされたもので
ある。
同図（Ｂ）に示すように、エビ苦の厚さが２μｍ及び３
μｍのもので、溝（トレンチ）の深さが２〜３μｍの範
囲においては、ホールディング電流、ホールディング電
圧はともに変化がみられず、ホールディング電圧は電源
電圧（通常５Ｖ）以上となっている。すなわち、＠１図
（Ａ）、（Ｂ）から明らかなように、２μｍの深さの溝
（ｌヘレンチ）においても、この渦（１ヘレンチ）の底
が高濃度のエビ基板に達しているために、第４図の等価
回路において示した寄生抵抗４１が十分に大きくなり、
ポールディング電圧はともに、溝（トレンチ）の深さに
対して依存性はもたないことになる。
一方、エビ層の厚さが４μｍのものでは、第１図（Ｃ）
において示したように、Ｐウェル７の底部に低不純物が
存在するために、溝（トレンチ）の深さが２μｍでは溝
＜　１へレンチ）の底が高濃度のエビ基板に達していな
いが、ポールディング電圧は５Ｖ以上となっている。
ところで、ホールディング電圧が０Ｍ０８回路の電源電
圧（通常５Ｖ）以上であれば、外部からのノイズにより
ＣＩＶＩ　ＯＳ回路がラッチアップ状態となっても、こ
のラッチアップ状態は保持されることはなく、０Ｍ０８
回路が破壊されることはない。このため、溝（ｉ〜レン
チ）の底部が必ず高１度のエビ基板に達しＣいる必要は
なく、ホールディング電圧が５Ｖ以上となるように溝〈
トレンチの深さを設定すればよいことになる。
したがって、ホールディング電圧を５ｖ以上とする溝（
トレンチ〉の深さは、エビ層の厚さ、不純物請度等に大
きく依存しているが、エビ基板を用いることによりこの
エビ基板の畠濃度不純物位の抵抗を充分に低くすること
で、溝〈トレンチ）は、その内部に半導体物質が埋め込
まれ、その深さが３μｍより浅く、エビ層−２μｍより
ら深いものであれば、奇生サイリスクを描成づる奇生抵
抗４１は充分に大きなものとなり、・１ζ−ルディング
電圧を５Ｖ以上とすることが可能で、ラッチ７ツプの耐
性を向上することができる。
【図面の簡単な説明】
第１図（Ａ）〜（Ｃ）は本発明の一実施例に１系るＣ　
Ｍ　ＯＳ　４′：８偽装首におけるエビ層及びつＩ小領
域の不純物プロフッイルを示す図であり、第２図は第１
図のＣＭ　ＯＳ半導体装置を示すパターン平面図、第３
図は第２図の概略断面図、第４図は第３図において図示
した寄生サイリスタの′６洒回路図、第５図（Ａ）〜（
Ｂ）は溝（ｌへレンチ）の深さに対するホールディング
電圧の変化を示す図、第６図は従来から用いられている
基板とエビ基板とにおけるホールディング電圧及びホー
ルディング電流の変化を示した図、第７図は溝（トレン
チ）の形成工程を示す図、第８図は溝〈トレンチ）の深
さに対する歩留りを示す図である。 （図の主要な部分を表わす符号の説明）１・・・エビ基
板 ３・・・ＮチＶンネルＭＯＳ型トランジスタ５・・・Ｐ
９−ぜンネルＭＯＳ型１〜ランジスタフ・・・Ｐウェル １０１・・・溝（トレンチ） 出力端子５１ 人 ′歩“ ト力賭＋４９ 第２図 第３図 第４図 図面の浄書（内容に変更なし〕 Ｐ’　Ｎ９間隔（７−＋ｍ） 第６図 ホールディング電圧（Ｖ） ホールディング電流（ｍＡ） 手続ネ…正書く方式） 昭和６１年λ′月６　日 特許庁長官　　宇　賀　道　部　　殿 １、事件の表示　　　昭和６０年　特許願第２１７１２
９号２、発明の名称　　　ＣＭＯＳ半導体装置３、補正
をする者 事件との関係　特許出願人 住所（居所）　神奈川県用崎市幸区堀用町７２番地氏名
（名称）　　　（３０７）株式会社　　東　　芝代表者
　　佐　波　　正　− ４、代理人 住　所　　　　〒１０５東京都港区虎ノ門１丁目２番３
号虎ノ門第−ビル５階 （発送日　　昭和６１年１月２８日） ６、補正の対象 図　　面 ７、補正の内容 図面第１図、第５図、第６図を別紙のように補正する。 ８、添付書類の目録 図面第１図、第５図、第６図 以　　上

Claims (1)

    【特許請求の範囲】
  1. 高濃度不純物層とこの高濃度不純物層の上部に高濃度不
    純物層よりも薄く形成され、高濃度不純物層よりも低濃
    度に形成された低濃度不純物層との２層構造を有する第
    １の導電型の半導体基板と、この半導体基板の低濃度不
    純層の一部に形成された第２の導電型のＭＯＳ型トラン
    ジスタと、前記半導体基板の一部に形成された第２導電
    型のウエル領域と、この第２の導電型のウェル領域内に
    形成された第１の導電型のＭＯＳ型トランジスタと、前
    記第２の導電型のＭＯＳ型トランジスタが形成された領
    域と前記第２の導電型のウェル領域との境界近傍に、深
    さが３μｍより浅く前記低濃度不純物層−２μｍよりも
    深く形成され、内壁面に酸化膜が形成されて内部に半導
    体物質が埋め込まれた溝とを有することを特徴とするＣ
    ＭＯＳ半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
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