JPS60182760A - 半導体装置 - Google Patents
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- JPS60182760A JPS60182760A JP59039402A JP3940284A JPS60182760A JP S60182760 A JPS60182760 A JP S60182760A JP 59039402 A JP59039402 A JP 59039402A JP 3940284 A JP3940284 A JP 3940284A JP S60182760 A JPS60182760 A JP S60182760A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は半導体装置に係り、特に相補型Ｍｉｓ集積回路
からなる高集積化ＩＣの新たな構造に関する。
からなる高集積化ＩＣの新たな構造に関する。
（ｂｌ 技術の背景
半導体集積回路（ＩＣ）は日進月歩の勢いで高集積化さ
れており、２５６にビットのＭＯＳ ＤｙｎａｍｉｃＲ
ＡＭに代表されるようにゲート長が１．５〜２μｍのＭ
ＯＳ ）ランジスタが現れ、逆にショートチャネル効果
やホットエレクトロンの影響が憂慮される時代になって
きた。
れており、２５６にビットのＭＯＳ ＤｙｎａｍｉｃＲ
ＡＭに代表されるようにゲート長が１．５〜２μｍのＭ
ＯＳ ）ランジスタが現れ、逆にショートチャネル効果
やホットエレクトロンの影響が憂慮される時代になって
きた。
一方、相補型ＭＩＳ）ランジスタでも、素子の微細化に
よって種々の問題が生じており、本発明はこの相補型Ｍ
ＩＳトランジスタ、特に（ニーＭＯＳ トランジスタに
関する提案である。一般に、Ｃ−ＭＯＳトランジスタは
回路構成が容易であり、消費電力が少ない等のメリット
の多いトランジスタ構造として知られており、今後更に
多用化が予想されるＩＣである。
よって種々の問題が生じており、本発明はこの相補型Ｍ
ＩＳトランジスタ、特に（ニーＭＯＳ トランジスタに
関する提案である。一般に、Ｃ−ＭＯＳトランジスタは
回路構成が容易であり、消費電力が少ない等のメリット
の多いトランジスタ構造として知られており、今後更に
多用化が予想されるＩＣである。
（Ｃ１従来技術と問題点
このようなＣ−ＭＯＳ ）ランジスタについての従前の
構造断面図を第１図に示している。■はｎ型シリコン基
板、２はｐ型ウェル領域で、ｎ型シリコン基板１にｐチ
ャネルＭＯＳトランジスタ３を設け、ｐ型ウェル領域２
にｎチャネルＭＯＳ ｌ−ランジスタ４を形成して、Ｃ
−ＭＯＳ トランジスタを構成していた。尚、５はｐチ
中ネルＭＯ３ｌ−ランジスタ３の周囲に環状に設けたｎ
＋型チャネルカット領域、６はｐ型ウェル領域２の周囲
に環状に設けたｐ＋型チャネルカント領域を示している
。
構造断面図を第１図に示している。■はｎ型シリコン基
板、２はｐ型ウェル領域で、ｎ型シリコン基板１にｐチ
ャネルＭＯＳトランジスタ３を設け、ｐ型ウェル領域２
にｎチャネルＭＯＳ ｌ−ランジスタ４を形成して、Ｃ
−ＭＯＳ トランジスタを構成していた。尚、５はｐチ
中ネルＭＯ３ｌ−ランジスタ３の周囲に環状に設けたｎ
＋型チャネルカット領域、６はｐ型ウェル領域２の周囲
に環状に設けたｐ＋型チャネルカント領域を示している
。
しかしながら、高速動作のためにショー１〜チヤネル化
した微細なＭＯＳ ｌ−ランジスタで構成するようにな
ると、しきい値＜ｖｔｈ＞やドレイン耐圧が低下し、ｖ
ｔｈが不安定になって、所謂ショートチャネル効果が現
れてきた。
した微細なＭＯＳ ｌ−ランジスタで構成するようにな
ると、しきい値＜ｖｔｈ＞やドレイン耐圧が低下し、ｖ
ｔｈが不安定になって、所謂ショートチャネル効果が現
れてきた。
従って、最近では基板に形成するＰチャネルＭｏｓ ）
ランジスタ側にも、高濃度なウェル領域を形成して、而
も高集積化のために両ウェル領域を接触した構造のＣ−
ＭＯＳ ）ランジスタが使用されている。例えば、第２
図に示すように高抵抗のｎ−型シリコン基板７にｎ型ウ
ェル領域８とｐ型ウェル領域９とを隣接して設け、これ
らの領域にｐチャネルＭＯＳ ）ランジスタエ０とｎチ
ャネルＭＯＳ ｌ−ランジスタ１１とを形成する構造（
ツインタブ型Ｃ−ＭＯ５構造）であり、かくすればウェ
ル領域、即ちチャネル領域の不純物濃度が高くできて、
ショートチャネル効果を抑制することが可能になる。尚
、図中の１２はｎ型つェル領域８周囲のｎ＋型チャネル
カット領域、１３はｐ型つェル領域９周囲のｐ＋型チャ
ネルカット領域を示している。周知のように、これらの
チャネルカントは何れもシリコン表面の反転層の形成を
防止するために形成されるものである。
ランジスタ側にも、高濃度なウェル領域を形成して、而
も高集積化のために両ウェル領域を接触した構造のＣ−
ＭＯＳ ）ランジスタが使用されている。例えば、第２
図に示すように高抵抗のｎ−型シリコン基板７にｎ型ウ
ェル領域８とｐ型ウェル領域９とを隣接して設け、これ
らの領域にｐチャネルＭＯＳ ）ランジスタエ０とｎチ
ャネルＭＯＳ ｌ−ランジスタ１１とを形成する構造（
ツインタブ型Ｃ−ＭＯ５構造）であり、かくすればウェ
ル領域、即ちチャネル領域の不純物濃度が高くできて、
ショートチャネル効果を抑制することが可能になる。尚
、図中の１２はｎ型つェル領域８周囲のｎ＋型チャネル
カット領域、１３はｐ型つェル領域９周囲のｐ＋型チャ
ネルカット領域を示している。周知のように、これらの
チャネルカントは何れもシリコン表面の反転層の形成を
防止するために形成されるものである。
ところで、第２図のような構造に形成してウェル領域の
不純物濃度を高くすると、そのための問題点が出てきた
。その第１の問題は、トランジスタ間を分離している表
面の二酸化シリコン（ＳｉＯ□）膜１４上に配線層が形
成されることが多く、その配線層に並列した容量が増加
することである。それは、５ｉＯ９膜１４の下のシリコ
ン基板の不純物濃度が高くなって、空乏層の幅が小さく
なるから配線の並列容量が増加して、配線内での動作速
度を遅延する方向に働く。
不純物濃度を高くすると、そのための問題点が出てきた
。その第１の問題は、トランジスタ間を分離している表
面の二酸化シリコン（ＳｉＯ□）膜１４上に配線層が形
成されることが多く、その配線層に並列した容量が増加
することである。それは、５ｉＯ９膜１４の下のシリコ
ン基板の不純物濃度が高くなって、空乏層の幅が小さく
なるから配線の並列容量が増加して、配線内での動作速
度を遅延する方向に働く。
第２の問題は、全体に不純物濃度が高いためにｐｎ接合
部の容量が増加し、一方で集積回路の機能増大に伴う大
規模化により入出力端子が多くなって同時動作が増える
ため、相互の干渉でノイズが増加し、出力レベルの高速
変換において電源間容量増大のために、電源供給が間に
合わず誤動作を起こしやすくなることである。これは、
接合容量増加に大きな係わりをもっているものである。
部の容量が増加し、一方で集積回路の機能増大に伴う大
規模化により入出力端子が多くなって同時動作が増える
ため、相互の干渉でノイズが増加し、出力レベルの高速
変換において電源間容量増大のために、電源供給が間に
合わず誤動作を起こしやすくなることである。これは、
接合容量増加に大きな係わりをもっているものである。
次に第３の問題はラッチアンプが起こり易いことである
。例えば、ｐチャネルＭＯＳ Ｌランジスタ１１のドレ
イン領域に高電位が印加され、且つｎチャネルＭＯＳ
）ランジスタ１０のソース領域が接地されていると、両
ウェル領域９，８を通じてヴソチアップのトリガーとな
る横方向のトランジスタ作用が起こる。これはウェル領
域が高濃度で繋がっていて１．チャージアンプして電流
が流れ易くなっていることが大きな原因となっている。
。例えば、ｐチャネルＭＯＳ Ｌランジスタ１１のドレ
イン領域に高電位が印加され、且つｎチャネルＭＯＳ
）ランジスタ１０のソース領域が接地されていると、両
ウェル領域９，８を通じてヴソチアップのトリガーとな
る横方向のトランジスタ作用が起こる。これはウェル領
域が高濃度で繋がっていて１．チャージアンプして電流
が流れ易くなっていることが大きな原因となっている。
この電流を流れに（くするためには、高濃度の両ウェル
領域間に高抵抗の基板領域が形成されていること、およ
びｐ ″ ドレイン領域とｐ型ウェル領域の間隔を十分
にとることが必要であり、従来構造ではこれらが維持さ
れにくくなっていた。
領域間に高抵抗の基板領域が形成されていること、およ
びｐ ″ ドレイン領域とｐ型ウェル領域の間隔を十分
にとることが必要であり、従来構造ではこれらが維持さ
れにくくなっていた。
Ｔｄｌ 発明の目的
本発明はこのようなラッチアップ、および容量増加に伴
う誤動作や動作速度の遅延などの問題点を軽減させるた
めのＣ−ＭＯＳ ｌ−ランジスタの構造を提案するもの
である。
う誤動作や動作速度の遅延などの問題点を軽減させるた
めのＣ−ＭＯＳ ｌ−ランジスタの構造を提案するもの
である。
（ｅ） 発明の構成
その目的は、半導体基板内に互いに逆導電型の２種類の
導電型ウェル領域が互いに分離して設けられ、且つ一方
のウェル領域周囲には該一方のウェル領域と同導電型で
、他方のウェル領域からは分離されたチャネルカット領
域が設けられている半導体装置によって達成される。
導電型ウェル領域が互いに分離して設けられ、且つ一方
のウェル領域周囲には該一方のウェル領域と同導電型で
、他方のウェル領域からは分離されたチャネルカット領
域が設けられている半導体装置によって達成される。
（ｆｌ 発明の実施例
以下１図面を参照して実施例によって詳細に説明する。
第３［１は本発明にがかる一実施例の構造断面図を示し
ており、低濃度のｎ−型シリコン基板１７にｎ型ウェル
領域１８とｐ型ウェル領域１９とを離して設け、これら
の領域にｐチャネルＭＯＳ ）ランジスタ２０とｎチャ
ネルＭＯＳ ｌ−ランジスタ２１とを形成しており、２
２はｎ型中エル領域１８周囲のｎ＋型チャネルカット領
域、２３はｐ型つェル領域１９周囲のｐ＋型チャネルカ
ット領域で、ｎ型ウェル領域１８とｐ＋型チャネルカッ
ト領域２３とは分離され、更にｎ型ウェル領域１９とｎ
＋型チ中ネルカント領域２２とも分離された構造である
。
ており、低濃度のｎ−型シリコン基板１７にｎ型ウェル
領域１８とｐ型ウェル領域１９とを離して設け、これら
の領域にｐチャネルＭＯＳ ）ランジスタ２０とｎチャ
ネルＭＯＳ ｌ−ランジスタ２１とを形成しており、２
２はｎ型中エル領域１８周囲のｎ＋型チャネルカット領
域、２３はｐ型つェル領域１９周囲のｐ＋型チャネルカ
ット領域で、ｎ型ウェル領域１８とｐ＋型チャネルカッ
ト領域２３とは分離され、更にｎ型ウェル領域１９とｎ
＋型チ中ネルカント領域２２とも分離された構造である
。
このような構造にすれば、５ｉ０２膜２４の下層には高
抵抗（低濃度）なｎ−型シリコン基板１７が存在し、こ
の高抵抗基板が両ウェル領域１８．１９間に介在するた
め、５ｉ０２ Ｍ１２４上の配線は並列した容量が小さ
くなって、動作遅延への悪影響が緩和され、またラテラ
ルトランジスタ動作も高抵抗基板１７の介在によって抑
止される。更に、この境界部に形成されているｐｎ接合
の容量も小さく、それに伴って起こる誤動作も解消され
る。
抵抗（低濃度）なｎ−型シリコン基板１７が存在し、こ
の高抵抗基板が両ウェル領域１８．１９間に介在するた
め、５ｉ０２ Ｍ１２４上の配線は並列した容量が小さ
くなって、動作遅延への悪影響が緩和され、またラテラ
ルトランジスタ動作も高抵抗基板１７の介在によって抑
止される。更に、この境界部に形成されているｐｎ接合
の容量も小さく、それに伴って起こる誤動作も解消され
る。
次に、第４図および第５図は本発明にかかる他の実施例
の構造断面図を示し、第４図においてはｎ−型シリコン
基板２７に設けたｎ型ウェル領域２８がｎ型ウェル領域
２９とは分離され、且つｐ型つェル領域２９周囲のｐ９
型チャネルカット領域３０ともｎ型ウェル領域２Ｂは分
離されているが、ｎ型ウェル領域２９は他のｎ型ウェル
領域３１．ｎ＋型チャネルカット領域３２と接続してい
る構造である。このようにすれば、５ｉＯ２１１ｉ’３
３上に設ける配線の並列容量は小さく、ｎ型ウェル領域
２８の周囲のｐｎ接合容量も小さくなるが、他の境界部
では従来例（第２図参照）と同様の問題が発生する。し
かし、本例はＩＣの回路構成上から容量の影響が大きい
部分だけに本発明を適用して、他の部分は高集積化を計
るようにした例である。本例において、基板が逆であっ
ても同様の効果がある。
の構造断面図を示し、第４図においてはｎ−型シリコン
基板２７に設けたｎ型ウェル領域２８がｎ型ウェル領域
２９とは分離され、且つｐ型つェル領域２９周囲のｐ９
型チャネルカット領域３０ともｎ型ウェル領域２Ｂは分
離されているが、ｎ型ウェル領域２９は他のｎ型ウェル
領域３１．ｎ＋型チャネルカット領域３２と接続してい
る構造である。このようにすれば、５ｉＯ２１１ｉ’３
３上に設ける配線の並列容量は小さく、ｎ型ウェル領域
２８の周囲のｐｎ接合容量も小さくなるが、他の境界部
では従来例（第２図参照）と同様の問題が発生する。し
かし、本例はＩＣの回路構成上から容量の影響が大きい
部分だけに本発明を適用して、他の部分は高集積化を計
るようにした例である。本例において、基板が逆であっ
ても同様の効果がある。
次に、第５図に示す実施例は、ｎ−型シリコン基板３７
に設けたｎ型ウェル領域３８がｎ型ウェル領域３９と分
離され、且つｐ型中エル領域３９周囲のｐ＋型チャネル
カット領域４２もｎ型ウェル領域３８と分離されている
が、ｎ型ウェル領域３８ば他のｎ型ウェル領域４１．
ｐ＋型チャネルカット領域４２とは接続している構造で
、上記第４図に示す実施例と同様の効果があり、又基板
が逆になっても同様となる。このようにして、本発明に
かかる構造を適宜に組み込み、高集積化ＩＣの信頼性を
向上するものである。
に設けたｎ型ウェル領域３８がｎ型ウェル領域３９と分
離され、且つｐ型中エル領域３９周囲のｐ＋型チャネル
カット領域４２もｎ型ウェル領域３８と分離されている
が、ｎ型ウェル領域３８ば他のｎ型ウェル領域４１．
ｐ＋型チャネルカット領域４２とは接続している構造で
、上記第４図に示す実施例と同様の効果があり、又基板
が逆になっても同様となる。このようにして、本発明に
かかる構造を適宜に組み込み、高集積化ＩＣの信頼性を
向上するものである。
次に、第２図に示す実施例の形成方法の概要を第６図な
いし第′１２図に示す工程順断面図によって説明する。
いし第′１２図に示す工程順断面図によって説明する。
まず、第６図に示すようにｎ−型シリコン基板１７上に
５ｉ０２膜５０を生成し、その上面のトランジスタ形成
領域に選択的に窒化シリコン（ＳｉヨＮ４）膜５１を被
覆する。次いで、第７図に示すようにｐウェル形成領域
のみを露出したレジスト膜パターン５２をマスクにして
硼素イオンを注入する。この際、加速電圧を１６０Ｋｅ
ｙ程度にすると、ｓ＋、Ｎ４Ｂ！ｉｉ！５１を透過して
硼素イオンが注入される。
５ｉ０２膜５０を生成し、その上面のトランジスタ形成
領域に選択的に窒化シリコン（ＳｉヨＮ４）膜５１を被
覆する。次いで、第７図に示すようにｐウェル形成領域
のみを露出したレジスト膜パターン５２をマスクにして
硼素イオンを注入する。この際、加速電圧を１６０Ｋｅ
ｙ程度にすると、ｓ＋、Ｎ４Ｂ！ｉｉ！５１を透過して
硼素イオンが注入される。
次いで、第８図に示すように同様にしてｎウェル形成領
域のみを露出したレジスト膜パターン５３をマスクにし
て燐イオンを注入する。次いで、第９ｒＩ！Ｊに示すよ
うに窒素雰囲気中で１２００℃、３時間熱処理して、深
さ３μｍ程度のｐウェル領域１９とｎウェル領域１８と
を形成する。この場合、露出部分の３１０２膜５０はダ
メージを受けているから、一旦除去して新しい５ｉ０２
膜とする方が好ましい。
域のみを露出したレジスト膜パターン５３をマスクにし
て燐イオンを注入する。次いで、第９ｒＩ！Ｊに示すよ
うに窒素雰囲気中で１２００℃、３時間熱処理して、深
さ３μｍ程度のｐウェル領域１９とｎウェル領域１８と
を形成する。この場合、露出部分の３１０２膜５０はダ
メージを受けているから、一旦除去して新しい５ｉ０２
膜とする方が好ましい。
次いで、第１０図に示すようにｐ＋型チャネルカット形
成領域のみ露出したレジスト膜パターン５４をマスクに
して硼素イオンを注入する。この際には、加速電圧を２
５Ｋｅｖ程度にすると、Ｓｉ３Ｎ４膜５１がマスクにな
って、トランジスタ形成領域に硼素イオンは注入されな
い。同様にして、第１１図に示すようにｎ＋型チャネル
カット形成領域のみ露出したレジスト膜パターン５５を
マスクにして燐イオンを注入する。
成領域のみ露出したレジスト膜パターン５４をマスクに
して硼素イオンを注入する。この際には、加速電圧を２
５Ｋｅｖ程度にすると、Ｓｉ３Ｎ４膜５１がマスクにな
って、トランジスタ形成領域に硼素イオンは注入されな
い。同様にして、第１１図に示すようにｎ＋型チャネル
カット形成領域のみ露出したレジスト膜パターン５５を
マスクにして燐イオンを注入する。
次いで、第１２図に示すようにＳｉ３Ｎ４膜５１をマス
クにして、ＬＯＣＯ３法によって厚い５ｉ０２膜２４を
形成し、同時にその時の熱処理によりチャネルカット領
域２３．２２を形成する。更に、公知の製法によってゲ
ート幅２μｍ以下のｐチャネル、ｎチャネルの両トラン
ジスタを形成する。
クにして、ＬＯＣＯ３法によって厚い５ｉ０２膜２４を
形成し、同時にその時の熱処理によりチャネルカット領
域２３．２２を形成する。更に、公知の製法によってゲ
ート幅２μｍ以下のｐチャネル、ｎチャネルの両トラン
ジスタを形成する。
（ａ 発明の効果
以上の実施例の説明から明らかなように、本発明によれ
ばＩＣの高集積化に伴う問題点、即ち容量の増加による
誤動作、動作遅延やランチアンプなどの品質上の問題を
軽減させて、ＩＣの信頼性向上にＬ１２著に寄与するこ
とができる。
ばＩＣの高集積化に伴う問題点、即ち容量の増加による
誤動作、動作遅延やランチアンプなどの品質上の問題を
軽減させて、ＩＣの信頼性向上にＬ１２著に寄与するこ
とができる。
第１図および第２図は従来のＣ−ＭＯＳ ｌ−ランジス
タの断面構造図、第３図、第４図および第５図は本発明
にがかるＣ−ＭＯＳ ）ランジスタの断面構造図、第６
図〜第１２図は第３図に示すＣ−ＭＯＳ Ｉ−ランジス
タの形成工程順断面図である。 図中、ｌはｎ型シリコン基板、２はｎ型ウェル領域、７
．１７．２７．３７ばｎ−型シリコン基板、８゜１８、
２８．３８はｎ型ウェル領域、９．１９．２９．３９゜
４１はｎ型ウェル領域、３．１０．２０はｐチャネルＭ
ＯＳトランジスタ、４．１１．２１ばｎチャネルＭＯ３
ｌ−ランジスタ、５．１２．２２．４０はｎ＋型チャネ
ルカット領域、６．１３．２３．３０．４２はｐ＋型チ
ャネルカット領域、 １４．２４．３３．４３．５０は
５ｉ０２膜、５１は５ｉ４４膜、 ５２．５３．５４．
５５はレジスト膜パターンを示している。 第１図 第２図 第３図 第４図 第５図 １ 第７図 第８図 咽 第１１図
タの断面構造図、第３図、第４図および第５図は本発明
にがかるＣ−ＭＯＳ ）ランジスタの断面構造図、第６
図〜第１２図は第３図に示すＣ−ＭＯＳ Ｉ−ランジス
タの形成工程順断面図である。 図中、ｌはｎ型シリコン基板、２はｎ型ウェル領域、７
．１７．２７．３７ばｎ−型シリコン基板、８゜１８、
２８．３８はｎ型ウェル領域、９．１９．２９．３９゜
４１はｎ型ウェル領域、３．１０．２０はｐチャネルＭ
ＯＳトランジスタ、４．１１．２１ばｎチャネルＭＯ３
ｌ−ランジスタ、５．１２．２２．４０はｎ＋型チャネ
ルカット領域、６．１３．２３．３０．４２はｐ＋型チ
ャネルカット領域、 １４．２４．３３．４３．５０は
５ｉ０２膜、５１は５ｉ４４膜、 ５２．５３．５４．
５５はレジスト膜パターンを示している。 第１図 第２図 第３図 第４図 第５図 １ 第７図 第８図 咽 第１１図
Claims (1)
- 半導体基板内に互いに逆導電型の２種類の導電型ウェル
領域が互いに分離して設けられ、且つ一方のウェル領域
周囲には該一方のウェル領域と同導電型で、他方のウェ
ル領域からは分離されたチャネルカッ、ト領域が設けら
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039402A JPS60182760A (ja) | 1984-02-29 | 1984-02-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039402A JPS60182760A (ja) | 1984-02-29 | 1984-02-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182760A true JPS60182760A (ja) | 1985-09-18 |
Family
ID=12551994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039402A Pending JPS60182760A (ja) | 1984-02-29 | 1984-02-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124269A (ja) * | 1984-07-13 | 1986-02-01 | Toshiba Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149481A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Semiconductor integrated circuit device and its production |
| JPS56150838A (en) * | 1980-03-24 | 1981-11-21 | Intel Corp | Method of forming channel stop on substrate of c-mos integrated circuit |
| JPS5779667A (en) * | 1980-11-05 | 1982-05-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
-
1984
- 1984-02-29 JP JP59039402A patent/JPS60182760A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149481A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Semiconductor integrated circuit device and its production |
| JPS56150838A (en) * | 1980-03-24 | 1981-11-21 | Intel Corp | Method of forming channel stop on substrate of c-mos integrated circuit |
| JPS5779667A (en) * | 1980-11-05 | 1982-05-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124269A (ja) * | 1984-07-13 | 1986-02-01 | Toshiba Corp | 半導体装置 |
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