JPH0558670B2 - - Google Patents
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- JPH0558670B2 JPH0558670B2 JP63059572A JP5957288A JPH0558670B2 JP H0558670 B2 JPH0558670 B2 JP H0558670B2 JP 63059572 A JP63059572 A JP 63059572A JP 5957288 A JP5957288 A JP 5957288A JP H0558670 B2 JPH0558670 B2 JP H0558670B2
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- 239000003990 capacitor Substances 0.000 claims description 43
- 239000004020 conductor Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、概して言えばコンデンサの構造、よ
り詳細に言えば、CMOS技術を使つたVLSIチツ
プにコンデンサ構造を設ける方法に関する。
り詳細に言えば、CMOS技術を使つたVLSIチツ
プにコンデンサ構造を設ける方法に関する。
Ｂ 従来の技術及び問題点
VLSI（大規模集積回路）技術は、ただ１個のチ
ツプ内に電子内システム全体を組込むことが可能
である程に進歩して来た。通常、そのようなチツ
プは、論理回路及びメモリ回路のようなデジタ
ル・デバイスの数が圧倒的に多い。然しながら、
ある種のデジタル・チツプは１乃至５パーセント
位の間で、チツプ内にアナログ・デバイスを有し
ている。コンデンサはそのようなアナログ・デバ
イスの一種であつて、通常、デジタル・チツプに
おいて多数使われている。
ツプ内に電子内システム全体を組込むことが可能
である程に進歩して来た。通常、そのようなチツ
プは、論理回路及びメモリ回路のようなデジタ
ル・デバイスの数が圧倒的に多い。然しながら、
ある種のデジタル・チツプは１乃至５パーセント
位の間で、チツプ内にアナログ・デバイスを有し
ている。コンデンサはそのようなアナログ・デバ
イスの一種であつて、通常、デジタル・チツプに
おいて多数使われている。
VLSIチツプは、殆どデジタル・デバイスで占
められているから、アナログ回路及びデジタル回
路の両方の製造に同じように効果的な製造方法の
採用が望ましかろうとも、VLSIチツプの製造に
はデジタル回路に最適な方法が採用されている。
CMOSの製造方法はデジタル回路に最適化され
ているけれども、CMOSの製造方法は、デジタ
ル素子及びアナログ素子、両方の製造に等しく効
果的に製造する条件をほぼ満たすものであると考
えられている。換言すれば、CMOSの製造方法
は、混成チツプ（即ち、アナログ回路とデジタル
回路の両方を含むチツプ）内にデジタル素子を集
積するのに極めて効果的な方法である。それは、
アナログ回路をチツプに集積するのには効果的で
ない。然しながら、VLSIチツプ内の論理回路に
アナログ回路を集積したチツプを得ることが最終
目的である場合、CMOSの製造方法は、アナロ
グ回路をチツプ内に集積するための公知のあらゆ
る半導体の製造方法よりも、効果的な方法であ
る。
められているから、アナログ回路及びデジタル回
路の両方の製造に同じように効果的な製造方法の
採用が望ましかろうとも、VLSIチツプの製造に
はデジタル回路に最適な方法が採用されている。
CMOSの製造方法はデジタル回路に最適化され
ているけれども、CMOSの製造方法は、デジタ
ル素子及びアナログ素子、両方の製造に等しく効
果的に製造する条件をほぼ満たすものであると考
えられている。換言すれば、CMOSの製造方法
は、混成チツプ（即ち、アナログ回路とデジタル
回路の両方を含むチツプ）内にデジタル素子を集
積するのに極めて効果的な方法である。それは、
アナログ回路をチツプに集積するのには効果的で
ない。然しながら、VLSIチツプ内の論理回路に
アナログ回路を集積したチツプを得ることが最終
目的である場合、CMOSの製造方法は、アナロ
グ回路をチツプ内に集積するための公知のあらゆ
る半導体の製造方法よりも、効果的な方法であ
る。
コンデンサを製造するために、CMOSの製造
方法を修正して使用することは、公知である。チ
ツプ内にアナログ素子を製造するために、付加的
な処理工程を加えることは、修正CMOS製造方
法の１つである。修正CMOS製造方法の例は、
以下の刊行物に開示されている。即ち、それら
は、1978年６月のIEEEのISSCのホツジス
（Hodges）等による「アナログ集積回路のための
MOS技術の将来」（Potential of MOS
Technologies for Analog Integrated Circuit）
と題する文献の285頁乃至294頁と、1983年12月８
日の電子設計誌（Electronic Design）のハム
（Ham）及びニユーマン（Newman）による
「アナログ回路に適用するCMOSセル」（CMOS
Cell Library Adopts Analog Circuit）と題す
る文献の107頁乃至114頁と、1984年２月のIEEE
のISSCのストーン（Storne）等による「カスト
ム仕様のアナログ・ビルデイング・ブロツク」
（Analog Building Block for Custom and
Semi−custom Applications）と題する文献の
55頁などである。
方法を修正して使用することは、公知である。チ
ツプ内にアナログ素子を製造するために、付加的
な処理工程を加えることは、修正CMOS製造方
法の１つである。修正CMOS製造方法の例は、
以下の刊行物に開示されている。即ち、それら
は、1978年６月のIEEEのISSCのホツジス
（Hodges）等による「アナログ集積回路のための
MOS技術の将来」（Potential of MOS
Technologies for Analog Integrated Circuit）
と題する文献の285頁乃至294頁と、1983年12月８
日の電子設計誌（Electronic Design）のハム
（Ham）及びニユーマン（Newman）による
「アナログ回路に適用するCMOSセル」（CMOS
Cell Library Adopts Analog Circuit）と題す
る文献の107頁乃至114頁と、1984年２月のIEEE
のISSCのストーン（Storne）等による「カスト
ム仕様のアナログ・ビルデイング・ブロツク」
（Analog Building Block for Custom and
Semi−custom Applications）と題する文献の
55頁などである。
ドイツ特許出願DS1639−451号及び特開昭56−
153778号、米国特許第4214252号、同第4005466号
において、ゲート酸化膜の下に導電層を設けるた
め、付加的な工程を使うことにより、電圧により
左右されない（Voltage independent）コンデン
サが形成されている。
153778号、米国特許第4214252号、同第4005466号
において、ゲート酸化膜の下に導電層を設けるた
め、付加的な工程を使うことにより、電圧により
左右されない（Voltage independent）コンデン
サが形成されている。
これらの付加的工程の使用は正しい方向に向つ
ているとしても、これらの従来の付加的工程は、
コストを増加させ、そして最終的なチツプが複雑
になる。
ているとしても、これらの従来の付加的工程は、
コストを増加させ、そして最終的なチツプが複雑
になる。
加えて、電圧により左右されないコンデンサ
は、コンデンサを形成するため、逆バイアスを印
加したPN接合デバイスにより形成されて来た。
この技術の例は、米国特許第4003004号、同第
4143383号、同第3909637号、同第3586929号、同
第3582823号、同第3569865号、同第3559104号、
同第3290618号、同第3139596号、及び同第
3109995号などがある。このアプローチの問題点
は、逆方向電圧に対して、バラクタ・ダイオード
の容量が変化することである。従つて、バラク
タ・ダイオードに加えられた電圧が変化すると、
その容量もまた変化する。また、或る種のバラク
タ・ダイオードは、チツプに集積することの出来
ないインダクタによリバイアスされねばならない
という問題がある。
は、コンデンサを形成するため、逆バイアスを印
加したPN接合デバイスにより形成されて来た。
この技術の例は、米国特許第4003004号、同第
4143383号、同第3909637号、同第3586929号、同
第3582823号、同第3569865号、同第3559104号、
同第3290618号、同第3139596号、及び同第
3109995号などがある。このアプローチの問題点
は、逆方向電圧に対して、バラクタ・ダイオード
の容量が変化することである。従つて、バラク
タ・ダイオードに加えられた電圧が変化すると、
その容量もまた変化する。また、或る種のバラク
タ・ダイオードは、チツプに集積することの出来
ないインダクタによリバイアスされねばならない
という問題がある。
従つて、本発明の目的は、MOS FET集積回
路に、実質的に追加の工程を使用せずに容易に集
積することが可能で且つ信号電圧の変動に左右さ
れないMOS FET集積回路用コンデンサ装置を
提供することである。
路に、実質的に追加の工程を使用せずに容易に集
積することが可能で且つ信号電圧の変動に左右さ
れないMOS FET集積回路用コンデンサ装置を
提供することである。
Ｃ 問題点を解決するための手段
本発明は、基本的には、MOS FET集積回路
のFETデバイス領域を、そのまま、コンデンサ
領域に使用し、その際、FETデバイスのチヤネ
ル領域、即ち反転層領域、をコンデンサの一方の
電極としてソース／ドレイン領域を介して外部へ
導出する。ゲート電極を相互接続した第１及び第
２の１対のMOS FETデバイスによりコンデン
サ構成する。ゲート相互接続ノードには、信号電
流の分流を阻止する高インピーダンス素子として
機能するようにバイアスされる第３のMOS
FETデバイスが接続される。ゲート電極に印加
されるバイアス電圧は、入力／出力電圧の全範囲
に亘つて、各ゲート電極直下の半導体表面領域に
反転層を形成して維持するような大きさに選択さ
れる。この反転層をコンデンサの一方の電極に利
用するので入出力信号電圧の全範囲に亘つて一定
の容量のコンデンサが得られる。
のFETデバイス領域を、そのまま、コンデンサ
領域に使用し、その際、FETデバイスのチヤネ
ル領域、即ち反転層領域、をコンデンサの一方の
電極としてソース／ドレイン領域を介して外部へ
導出する。ゲート電極を相互接続した第１及び第
２の１対のMOS FETデバイスによりコンデン
サ構成する。ゲート相互接続ノードには、信号電
流の分流を阻止する高インピーダンス素子として
機能するようにバイアスされる第３のMOS
FETデバイスが接続される。ゲート電極に印加
されるバイアス電圧は、入力／出力電圧の全範囲
に亘つて、各ゲート電極直下の半導体表面領域に
反転層を形成して維持するような大きさに選択さ
れる。この反転層をコンデンサの一方の電極に利
用するので入出力信号電圧の全範囲に亘つて一定
の容量のコンデンサが得られる。
本発明の構成は次の通りである。
Ｐ（又はＮ）型半導体表面領域に隔離してＮ（又
はＰ）型の複数のソース領域及びドレイン領域を
形成し、各関連するソース領域及びドレイン領域
により囲まれた上記表面領域上に絶縁層を介して
ゲート電極を形成している第１及び第２とMOS
FETデバイスと、 上記各MOS FETデバイスのゲート電極を直
列接続するためのゲート相互節接続導体と、 第1MOS FETデバイスのソース領域及びドレ
イン領域を相互接続するための入力信号ノードを
含む入力接続導体と、 第2MOS FETデバイスのソース領域及びドレ
イン領域を相互接続するための出力信号ノードを
含む出力接続導体と、 上記ゲート相互接続導体に第３のMOS FET
デバイスを介して接続された複数のMOS FET
デバイスから成る固定バイアス装置とを備え、 上記第3MOS FETデバイスは、上記入力信号
ノード及び出力信号ノード間に流れる信号電流に
対して高インピーダンス路を構成するように上記
バイアス装置に接続されており、 上記固定バイアス装置は、入力信号の全電圧範
囲に亘つて、第１及び第２のMOS FETデバイ
スの各ゲート電極直下の上記Ｐ（又はＮ）型半導
体表面領域をＮ（又はＰ）型の反転層に変換する
のに十分な電圧レベルを上記各ゲート電極に印加
しており、 MOS FETデバイスのチヤネルを構成する反
転層を一方のコンデンサ電極とするMOS FET
集積回路用コンデンサ装置。
はＰ）型の複数のソース領域及びドレイン領域を
形成し、各関連するソース領域及びドレイン領域
により囲まれた上記表面領域上に絶縁層を介して
ゲート電極を形成している第１及び第２とMOS
FETデバイスと、 上記各MOS FETデバイスのゲート電極を直
列接続するためのゲート相互節接続導体と、 第1MOS FETデバイスのソース領域及びドレ
イン領域を相互接続するための入力信号ノードを
含む入力接続導体と、 第2MOS FETデバイスのソース領域及びドレ
イン領域を相互接続するための出力信号ノードを
含む出力接続導体と、 上記ゲート相互接続導体に第３のMOS FET
デバイスを介して接続された複数のMOS FET
デバイスから成る固定バイアス装置とを備え、 上記第3MOS FETデバイスは、上記入力信号
ノード及び出力信号ノード間に流れる信号電流に
対して高インピーダンス路を構成するように上記
バイアス装置に接続されており、 上記固定バイアス装置は、入力信号の全電圧範
囲に亘つて、第１及び第２のMOS FETデバイ
スの各ゲート電極直下の上記Ｐ（又はＮ）型半導
体表面領域をＮ（又はＰ）型の反転層に変換する
のに十分な電圧レベルを上記各ゲート電極に印加
しており、 MOS FETデバイスのチヤネルを構成する反
転層を一方のコンデンサ電極とするMOS FET
集積回路用コンデンサ装置。
次に、図面について本発明の実施例を説明す
る。
る。
Ｄ 実施例
第２図、本発明の技術に従つたコンデンサ構造
と等価な回路のモデルを示している。このコンデ
ンサ構造は、入力端子Ａ及び出力端子Ｂの間のノ
ード１４において、直列に接続された２個のコン
デンサ１０，１２（容量値は等しい）を含んでい
る。高インピーダンス抵抗１６及び固定バイアス
用回路１８は直列接続されたコンデンサ１０及び
１２のノード１４に接続されている。コンデンサ
１０及び１２は直列に接続されているから、ノー
ドＡ及びＢの間の等価容量CeQは、 CeQ＝C1 C2／（C1＋C2） で表わされる。上式中、C1及びC2は、夫々コン
デンサ１０及び１２の容量である。
と等価な回路のモデルを示している。このコンデ
ンサ構造は、入力端子Ａ及び出力端子Ｂの間のノ
ード１４において、直列に接続された２個のコン
デンサ１０，１２（容量値は等しい）を含んでい
る。高インピーダンス抵抗１６及び固定バイアス
用回路１８は直列接続されたコンデンサ１０及び
１２のノード１４に接続されている。コンデンサ
１０及び１２は直列に接続されているから、ノー
ドＡ及びＢの間の等価容量CeQは、 CeQ＝C1 C2／（C1＋C2） で表わされる。上式中、C1及びC2は、夫々コン
デンサ１０及び１２の容量である。
若し、C1＝C2＝Ｃならば、CeQはC/2に等しい。
第１図は、本発明に従つたコンデンサのための
回路配列を示している。第２図の素子と共通して
いる第１図の素子は、同じ参照数字を使つてい
る。コンデンサ１０はFETデバイス１０′で構成
される。FET１０′は、そのゲート電極がノード
１４に接続され、そのドレーン及びソース電極が
入力端子Ａに接続されているＮチヤンネルのエン
ハンスメント・モードFETであるのが好ましい。
同様に、コンデンサ１２はFETデバイス１２′を
含んでいる。FETデバイス１２′は、そのゲート
電極がノード１４に接続され、そのソース及びド
レーン電極が出力ノードＢに接続されているＮチ
ヤンネルのエンハンスメント・モードFETであ
る。直列に接続されたコンデンサ１０及び１２を
形成するために、他の型のFETデバイスを使用
できることは当業者にとつて自明な事柄であるこ
とは注意を要する。
回路配列を示している。第２図の素子と共通して
いる第１図の素子は、同じ参照数字を使つてい
る。コンデンサ１０はFETデバイス１０′で構成
される。FET１０′は、そのゲート電極がノード
１４に接続され、そのドレーン及びソース電極が
入力端子Ａに接続されているＮチヤンネルのエン
ハンスメント・モードFETであるのが好ましい。
同様に、コンデンサ１２はFETデバイス１２′を
含んでいる。FETデバイス１２′は、そのゲート
電極がノード１４に接続され、そのソース及びド
レーン電極が出力ノードＢに接続されているＮチ
ヤンネルのエンハンスメント・モードFETであ
る。直列に接続されたコンデンサ１０及び１２を
形成するために、他の型のFETデバイスを使用
できることは当業者にとつて自明な事柄であるこ
とは注意を要する。
第１図を参照すると、FETデバイス１０′及び
１２′のゲート電極は、ノード１４のところで、
高インピーダンス抵抗１６に接続されていること
が分る。高インピーダンス抵抗１６は、FETデ
バイス１６′で構成されている。あたかもリニヤ
な抵抗であるように、FETデバイス１６′の特性
曲線の直線部分の領域でFETデバイス１６′が動
作するように、FETデバイス１６′をバイアスす
る。FETデバイス１６′は、そのゲート電極がノ
ード２０に接続され、そのドレーン電極がノード
１４に接続され、そして、そのソース電極がノー
ド２２に接続されたＮチヤンネルFETデバイス
であることが好ましい。第１図に示したバイアス
回路は、ノード２０及び２２を含んでいる。
１２′のゲート電極は、ノード１４のところで、
高インピーダンス抵抗１６に接続されていること
が分る。高インピーダンス抵抗１６は、FETデ
バイス１６′で構成されている。あたかもリニヤ
な抵抗であるように、FETデバイス１６′の特性
曲線の直線部分の領域でFETデバイス１６′が動
作するように、FETデバイス１６′をバイアスす
る。FETデバイス１６′は、そのゲート電極がノ
ード２０に接続され、そのドレーン電極がノード
１４に接続され、そして、そのソース電極がノー
ド２２に接続されたＮチヤンネルFETデバイス
であることが好ましい。第１図に示したバイアス
回路は、ノード２０及び２２を含んでいる。
第１図に示したバイアス用回路１８は、参照数
字１８′，１８″及び１８で示された複数個の直
列に接続されたFETデバイスを含んでいる。各
バイアス用デバイスは、Ｐチヤンネルのエンハン
スメント・モードFETであるのが望ましい。直
列に接続されたFET１８′，１８″及び１８の
鎖は、第１電圧Vddと第２電圧との間で、FET１
６′のゲートをバイアスする。本発明の良好な実
施例において、Vddは、オン・チツプ電源の正電
圧レベルであり、第２電圧の電源の接地電位であ
る。各バイアス用FET１８′，１８″及び１８
は、基本電極、ソース電極、ドレーン電極及びゲ
ート電極を有する４端子デバイスである。バイア
ス用デバイス１８′に関して述べると、基体電極
２４は、ノード２０においてソース電極２６に接
続されている。また、デバイス１８′のゲート電
極は、ノード２２及び２８において、ドレーン電
極に接続されている。同様に、FETデバイス１
８″は、ソース電極３２に接続された基体電極３
０と、ドレーン電極に接続されたゲート電極とを
有している。最後に、FETデバイス１８の基
体電極３４は、FETデバイス１８のソース電
極に接続されている。FETデバイス１８のゲ
ート電極は、ノード３６において、FET１８
のドレーン電極に接続されている。ノード３６
は、オン・チツプ電源の接地電位に接続されてい
る。第１図から理解されるように、FET１８′の
ドレーン電極は、FET１８″のソース電極に接続
され、そしてFET１８″のドレーン電極はFET１
８のソース電極に接続される。既に述べたよう
に、FET１８′，１８″及び１８は、直列接続
構造を形成している。
字１８′，１８″及び１８で示された複数個の直
列に接続されたFETデバイスを含んでいる。各
バイアス用デバイスは、Ｐチヤンネルのエンハン
スメント・モードFETであるのが望ましい。直
列に接続されたFET１８′，１８″及び１８の
鎖は、第１電圧Vddと第２電圧との間で、FET１
６′のゲートをバイアスする。本発明の良好な実
施例において、Vddは、オン・チツプ電源の正電
圧レベルであり、第２電圧の電源の接地電位であ
る。各バイアス用FET１８′，１８″及び１８
は、基本電極、ソース電極、ドレーン電極及びゲ
ート電極を有する４端子デバイスである。バイア
ス用デバイス１８′に関して述べると、基体電極
２４は、ノード２０においてソース電極２６に接
続されている。また、デバイス１８′のゲート電
極は、ノード２２及び２８において、ドレーン電
極に接続されている。同様に、FETデバイス１
８″は、ソース電極３２に接続された基体電極３
０と、ドレーン電極に接続されたゲート電極とを
有している。最後に、FETデバイス１８の基
体電極３４は、FETデバイス１８のソース電
極に接続されている。FETデバイス１８のゲ
ート電極は、ノード３６において、FET１８
のドレーン電極に接続されている。ノード３６
は、オン・チツプ電源の接地電位に接続されてい
る。第１図から理解されるように、FET１８′の
ドレーン電極は、FET１８″のソース電極に接続
され、そしてFET１８″のドレーン電極はFET１
８のソース電極に接続される。既に述べたよう
に、FET１８′，１８″及び１８は、直列接続
構造を形成している。
第３図は、直列に接続されたＮチヤンネル
FETデバイス１０又は１２の１つを切断した断
面図を示している。この断面図は、Ｎチヤンネル
FETデバイスが、何故有効容量として機能する
かを理解するのに役立つ。そのソース電極Ｓは、
N+領域３０に接続されている。ドレーン電極Ｄ
はN+領域３２に接続されている。ソース電極及
びドレーン電極は共通の電圧源Ｓ／Ｄに接続され
ている。従つて、参照数字３４で示されたゲート
電極Ｇは、前述のように、抵抗／バイアス回路
16／18に接続されており、このバイアス回路は、
Vg−VS/Dが閾値電圧の絶対値Vtよりも大きくな
るように、ゲート電極に電圧を印加する。数字的
に表現すると次式のようになる。
FETデバイス１０又は１２の１つを切断した断
面図を示している。この断面図は、Ｎチヤンネル
FETデバイスが、何故有効容量として機能する
かを理解するのに役立つ。そのソース電極Ｓは、
N+領域３０に接続されている。ドレーン電極Ｄ
はN+領域３２に接続されている。ソース電極及
びドレーン電極は共通の電圧源Ｓ／Ｄに接続され
ている。従つて、参照数字３４で示されたゲート
電極Ｇは、前述のように、抵抗／バイアス回路
16／18に接続されており、このバイアス回路は、
Vg−VS/Dが閾値電圧の絶対値Vtよりも大きくな
るように、ゲート電極に電圧を印加する。数字的
に表現すると次式のようになる。
VG−VS/D＞｜Vt1 ……(1)
であるならば、コンデンサ機能を与える。上式
中、Vgはゲート電極の電圧、VS/Dはソース／ドレ
ーン電極の電圧、VtはFETデバイスの閾値電圧
である。
中、Vgはゲート電極の電圧、VS/Dはソース／ドレ
ーン電極の電圧、VtはFETデバイスの閾値電圧
である。
数式(1)が満足されることを条件として、反転層
３６がN+領域30とN+領域３２の間のＰ型基板表
面領域を変換して形成される。この反転層は導電
層であり、そしてコンデンサ構造の一方のプレー
トを形成する。同様に、ゲート領域３４はコンデ
ンサ構造の他方のプレートを形成する。Ｎチヤン
ネルFETデバイスに対して、導電シート３６は
電子であることは注意を向ける必要である。
３６がN+領域30とN+領域３２の間のＰ型基板表
面領域を変換して形成される。この反転層は導電
層であり、そしてコンデンサ構造の一方のプレー
トを形成する。同様に、ゲート領域３４はコンデ
ンサ構造の他方のプレートを形成する。Ｎチヤン
ネルFETデバイスに対して、導電シート３６は
電子であることは注意を向ける必要である。
また、Ｐチヤンネル・デバイスは、コンデンサ
構造を製造するにも用いることが出来ることは注
意を要する。Ｐチヤンネル・デバイスにおいて、
ソース電極及びドレーン電極はＮ基板表面上に隔
離して形成された各Ｐ領域に接続される。Ｐチヤ
ンネル・デバイスの場合、若し、 VS/D−VG＞｜Vt｜ ……(2) が満足されれば、コンデンサ機能が生じる。
構造を製造するにも用いることが出来ることは注
意を要する。Ｐチヤンネル・デバイスにおいて、
ソース電極及びドレーン電極はＮ基板表面上に隔
離して形成された各Ｐ領域に接続される。Ｐチヤ
ンネル・デバイスの場合、若し、 VS/D−VG＞｜Vt｜ ……(2) が満足されれば、コンデンサ機能が生じる。
数式(1)及び(2)を参照すると、FETデバイスの
端子を直接に電圧源にバイアスすることは、あた
かも、コンデンサ機能を与える直接的なアプロー
チであるかのように見える。然しながら、コンデ
ンサの端子に電圧バイアスを直接に与えることが
出来ないような態様で、コンデンサを使用する或
る種の回路装置がある。そのような回路装置は、
コンデンサがフイルタ及び電圧制御発振器のため
に使われるときに生じる。このような回路装置の
場合、信号はコンデンサを通過し、そして、何れ
かのコンデンサ・ノードに印加された直流電圧
は、所定の信号路を短絡することになる。これら
の場合は、第１図に示されたバイアス方法を使わ
ねばならない。
端子を直接に電圧源にバイアスすることは、あた
かも、コンデンサ機能を与える直接的なアプロー
チであるかのように見える。然しながら、コンデ
ンサの端子に電圧バイアスを直接に与えることが
出来ないような態様で、コンデンサを使用する或
る種の回路装置がある。そのような回路装置は、
コンデンサがフイルタ及び電圧制御発振器のため
に使われるときに生じる。このような回路装置の
場合、信号はコンデンサを通過し、そして、何れ
かのコンデンサ・ノードに印加された直流電圧
は、所定の信号路を短絡することになる。これら
の場合は、第１図に示されたバイアス方法を使わ
ねばならない。
第３図に示された構造は、単位面積当り、最高
の容量値を与える。第３図を参照して、 CG-S/D＝COX（Ｗ・Ｌ） COX＝EOX／tOX 上式中、CG-S/Dはゲート電極と、ソース／ドレ
ーン電極間の容量である。
の容量値を与える。第３図を参照して、 CG-S/D＝COX（Ｗ・Ｌ） COX＝EOX／tOX 上式中、CG-S/Dはゲート電極と、ソース／ドレ
ーン電極間の容量である。
COXは酸化膜の容量である。
EOXはゲート酸化膜の誘電率である。
tOXはゲート酸化膜の厚さである。
Ｗはデバイスの幅であり、Ｌはデバイスの長さ
である。
である。
コンデンサ・プレート間の酸化膜の厚さtOXは、
非常に薄く、且つ、他の半導体構造と比較した
時、効果的に制御することが出来るので、第３図
のFET構造は、単位面積当り最高の容量値を与
え、そして最も良好な公差が達成出来る。
非常に薄く、且つ、他の半導体構造と比較した
時、効果的に制御することが出来るので、第３図
のFET構造は、単位面積当り最高の容量値を与
え、そして最も良好な公差が達成出来る。
Ｅ 発明の効果
本発明は、電圧に左右されないコンデンサを製
造するために、標準的なデジタル回路デバイスの
製造方法を使用して、単位面積当り最高の容量値
を得ると共に、その製造工程で最も良好な公差を
達成することが出来る。
造するために、標準的なデジタル回路デバイスの
製造方法を使用して、単位面積当り最高の容量値
を得ると共に、その製造工程で最も良好な公差を
達成することが出来る。
第１図は本発明に従つたコンデンサの回路配列
を示す図、第２図は第１図の回路と等価な回路モ
デルを示す図、第３図は第１図のように、直列に
接続されたＮチヤンネルのエンハンスメント・モ
ードFETの断面図である。 １０，１２……コンデンサ、１６……高インピ
ーダンス素子、１８……バイアス用回路、３０…
…ソース電極、３２……ドレーン電極、３４……
ゲート電極、３６……反転層。
を示す図、第２図は第１図の回路と等価な回路モ
デルを示す図、第３図は第１図のように、直列に
接続されたＮチヤンネルのエンハンスメント・モ
ードFETの断面図である。 １０，１２……コンデンサ、１６……高インピ
ーダンス素子、１８……バイアス用回路、３０…
…ソース電極、３２……ドレーン電極、３４……
ゲート電極、３６……反転層。
Claims (1)
- 【特許請求の範囲】 １ Ｐ（又はＮ）型半導体表面領域に隔離してＮ
（又はＰ）型の複数のソース領域及びドレイン領
域を形成し、各関連するソース領域及びドレイン
領域により囲まれた上記表面領域上に絶縁層を介
してゲート電極を形成している第１及び第２の
MOS FETデバイスと、 上記各MOS FETデバイスのゲート電極を直
列接続するためのゲート相互接続導体と、 第1MOS FETデバイスのソース領域及びドレ
イン領域を相互接続するための入力信号ノードを
含む入力接続導体と、 第2MOS FETデバイスのソース領域及びドレ
イン領域を相互接続するための出力信号ノードを
含む出力接続導体と、 上記ゲート相互接続導体に第３のMOS FET
デバイスを介して接続された複数のMOS FET
デバイスから成る固定バイアス装置とを備え、 上記第3MOS FETデバイスは、上記入力信号
ノード及び出力信号ノード間に流れる信号電流に
対して高インピーダンス路を構成するように上記
バイアス装置に接続されており、 上記固定バイアス装置は、入力信号の全電圧範
囲に亘つて、第１及び第２のMOS FETデバイ
スの各ゲート電極直下の上記Ｐ（又はＮ）型半導
体表面領域をＮ（又はＰ）型の反転層に変換する
のに十分な電圧レベルを上記各ゲート電極に印加
しており、 MOS FETデバイスのチヤネルを構成する反
転層を一方のコンデンサ電極とするMOS FET
集積回路用コンデンサ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/049,914 US4786828A (en) | 1987-05-15 | 1987-05-15 | Bias scheme for achieving voltage independent capacitance |
| US049914 | 1993-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63293968A JPS63293968A (ja) | 1988-11-30 |
| JPH0558670B2 true JPH0558670B2 (ja) | 1993-08-27 |
Family
ID=21962427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059572A Granted JPS63293968A (ja) | 1987-05-15 | 1988-03-15 | Ｍｏｓ ｆｅｔ集積回路用コンデンサ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4786828A (ja) |
| EP (1) | EP0290857B1 (ja) |
| JP (1) | JPS63293968A (ja) |
| DE (1) | DE3872446T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384502A (en) * | 1993-06-24 | 1995-01-24 | Intel Corporation | Phase locked loop circuitry with split loop filter |
| JP2684976B2 (ja) * | 1993-11-24 | 1997-12-03 | 日本電気株式会社 | 半導体装置 |
| DE4447307A1 (de) * | 1994-12-31 | 1996-07-04 | Bosch Gmbh Robert | Schaltungsanordnung zur Verminderung der Spannungsabhängigkeit einer MOS-Kapazität |
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| US6262469B1 (en) * | 1998-03-25 | 2001-07-17 | Advanced Micro Devices, Inc. | Capacitor for use in a capacitor divider that has a floating gate transistor as a corresponding capacitor |
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| WO2001024277A1 (de) | 1999-09-30 | 2001-04-05 | Infineon Technologies Ag | Schaltungsanordnung zur bildung eines mos-kondensators mit geringer spannungsabhängigkeit und geringem flächenbedarf |
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| JPS56129756U (ja) * | 1980-02-29 | 1981-10-02 | ||
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| JPS6068662U (ja) * | 1983-10-17 | 1985-05-15 | 三洋電機株式会社 | 集積化コンデンサ |
-
1987
- 1987-05-15 US US07/049,914 patent/US4786828A/en not_active Expired - Lifetime
-
1988
- 1988-03-15 JP JP63059572A patent/JPS63293968A/ja active Granted
- 1988-04-26 EP EP88106663A patent/EP0290857B1/en not_active Expired
- 1988-04-26 DE DE8888106663T patent/DE3872446T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3872446D1 (de) | 1992-08-06 |
| EP0290857B1 (en) | 1992-07-01 |
| DE3872446T2 (de) | 1993-02-11 |
| US4786828A (en) | 1988-11-22 |
| EP0290857A1 (en) | 1988-11-17 |
| JPS63293968A (ja) | 1988-11-30 |
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