DE19961487B4 - Schaltungsanordnung zur Bildung eines MOS-Kondensators mit geringer Spannungsabhängigkeit und geringem Flächenbedarf - Google Patents

Schaltungsanordnung zur Bildung eines MOS-Kondensators mit geringer Spannungsabhängigkeit und geringem Flächenbedarf Download PDF

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Abstract

Schaltungsanordnung zur Bildung einer MOS-Kapazität mit geringer Spannungsabhängigkeit, bei der zwei MOS-Transistoren (T1, T2) vorhanden sind und Source- und Drain-Anschluß (S1, D1) des ersten Transistors (T1) miteinander verbunden sind und Source- und Drain-Anschluß (S2, D2) des zweiten Transistors (T2) miteinander verbunden sind, dadurch gekennzeichnet, daß die zwei MOS-Transistoren (T1, T2) Kurzkanal-Transistoren sind, deren Kanallänge kleiner als 1 μm ist.

Description

  • Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1.
  • Es ist bekannt, in MOS-Schaltungen (Metall-Oxid-Semiconductor-Schaltungen) Kapazitäten mit Hilfe von MOS-Transistoren zu realisieren. Die Kapazitäten werden hierbei von einem Gateanschluß, einem Gateoxid und einem Substrat gebildet. Gegenüber Polysilizum/Oxid/Polysilizium-Kapazitäten, Polysilizium/Oxid/Metall-Kapazitäten und Metall/Oxid/Metall-Kapazitäten besitzt die MOS-Kapazität den Vorteil eines geringeren Flächenbedarfs und teilweise geringerer Herstellungskosten. Der Nachteil liegt in der Spannungsabhängigkeit des Kapazitätsverlaufs, was eine Nutzung der MOS-Kapazität über den gesamten Spannungsbereich nur begrenzt zuläßt.
  • Aus der europäischen Patentanmeldung mit der Veröffentlichungs-Nummer EP 0 720 238 A2 ist eine Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1 bekannt, bei der mit Hilfe von zwei in Reihe geschalteten MOSTransistoren diese Spannungsabhängigkeit vermindert wird, wobei die verwendeten Transistoren jeweils in Akkumulation oder Inversion betrieben werden. Für kleine Betriebsspannungen ist dieses Prinzip jedoch nicht bzw. nur begrenzt einsetzbar. In aktuellen CMOS-Prozessen ist zudem auch die Gate-Kapazität in Akkumulation und Inversion spannungsabhängig.
  • Aus dem Digest of Technical Papers zum 1996 Symposium on VLSI Circuits, Seiten 152 und 153, „Novel Design Techniques for High-Linearity MOSFET-Only Switched-Capacitor Circuits", Yoshizawa, Temes et al. ist eine „Parallelkompensation" von MOS-Transistoren bekannt, bei der lediglich eine Parallelschaltung von zwei in Reihe geschalteten MOS-Transistoren vorhan den ist, die jeweils wiederum in Akkumulation oder Inversion betrieben werden.
  • In der US 5,883,432 A wird ein MOS-Kondensator beschrieben, der in der Ausführungsform der 3c eine doppelkammartige Gate-Struktur aufweist. Die einzelnen Zähne dieser doppelkammartigen Gate-Struktur können dabei als zu mehreren MOS-Transistoren gehörig aufgefasst werden. Die jeweiligen Source-Drain-Gebiete, wie etwa die mit den Bezugszeichen 306/308 und 310/312 in dem Ausführungsbeispiel der 3d, sind miteinander über Verbindungen 330a und 332 verbunden. Die Kanallänge dieser MOS-Anordnungen beträgt vorzugsweise 1-4 μm.
    •
  • Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, eine Schaltungsanordnung zur Bildung eines MOS-Kondensators mit geringer Spannungsabhängigkeit anzugeben, bei der die obengenannten Nachteile vermieden werden und die besonders platzsparend ist.
  • Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den weiteren Ansprüchen.
  • Die Erfindung besteht im wesentlichen darin, daß die Transistoren in der Schaltungsanordnung zur Bildung eines MOS-Kondensators in Form von sogenannten Kurzkanal-MOS-Transistoren, deren Kanallänge kleiner als 1 μm ist, ausgebildet sind, wodurch neben den intrinsischen auch extrinsische Kapazitäten zur Bildung der MOS-Kapazität genutzt werden. Die Ausnutzung der extrinsischen Kapazitäten kommt vor allem bei kompensierten MOS-Kapazitäten zum Tragen, die in Verarmung (Depletion) betrieben werden. Dies bedeutet, insbesondere für in Depletion betriebene Kompensationsschaltungen, einen erheblich reduzierten Flächenaufwand.
  • Weiterhin gelten die Vorteile gegenüber Polysilizi um/Oxid/Polysilizium-Kapazitäten, Polysilizium/Oxid/Metall-Kapazitäten und Metall/Oxid/Metall-Kapazitäten in Anbetracht der Fläche bzw. kostenintensiver zusätzlicher Prozeßschichten. Somit lassen sich insbesondere Analogschaltungen für niedrige Versorgungsspannungen zusammen mit Digitalschaltungen als „Einchip-Lösung" preisgünstig in einem einzigen Prozeß herstellen.
    •
  • Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen näher erläutert. Dabei zeigt
  • 1 zum Vergleich einen typischen Kapazitäts-Spannungsverlauf einer bekannten MOS-Kapazität (nach S. M. Sze, „Physics of Semiconductor Devices", second edition, John Wiley and Sons, New York, Chichester, Brisbane, Toronto, p. 371, 1981),
  • 2 ein Diagramm mit der Kapazität über der Gate-Bulk-Spannung, aufgetragen für eine Schaltungsanordnung mit Kurzkanal-Transistoren im Vergleich zu einer entsprechenden Schaltungsanordnung mit üblichen Langkanal-Transistoren,
  • 3 ein Diagramm mit einer jeweils erzeugbaren minimalen Kapazität in Abhängigkeit von der Kanallänge der MOS-Transistoren in einer solchen Schaltungsanordnung,
  • 4 eine erste erfindungsgemäße Schaltungsanordnung zur Kompensation der Spannungsabhängigkeit von MOS-Kapazitäten,
  • 5 ein Kapazitäts-Spannungs-Diagramm zum Vergleich von Kurz- und Langkanal-Transistoren im Fall der Schaltungsanordnung von 4,
  • 6 eine zweite erfindungsgemäße Schaltungsanordnung zur Kompensation der Spannungsabhängigkeit von MOS-Kapazitäten und
  • 7 ein weiteres Kapazitäts-Spannungs-Diagramm zum Vergleich von Kurz- und Langkanal-Transistoren im Fall der Schaltungsanordnung von 6.
  • Eine aus Gateanschluß, Gateoxid und Substrat bestehende MOS-Kapazität besitzt entsprechend ihres Betriebsbereiches einen spannungsabhängigen Kapazitätsverlauf, was beispielsweise aus 1, Verlauf (a) ersichtlich ist. Für das hier aufgeführ te Beispiel sind Source-, Drain- und Wannenanschluß eines (Bulkanschluß) p-Kanal-MOS-Transistors zusammengeschaltet. Entsprechend der anliegenden Gate-Bulk-Spannung VGB verhält sich die MOS-Kapazität typischerweise stark nichtlinear. Bei einer Gate-Bulk-Spannung größer als die Flachbandspannung ist der CMOS-Transistor gesperrt (Akkumulation), wobei die MOS-Kapazität im wesentlichen durch die Dicke des Gateoxids bestimmt wird. Wird die Gate-Bulk-Spannung verringert, so verarmt der Bereich unter dem Gateoxid an beweglichen Ladungsträgern und es bildet sich eine Sperrschicht aus (Depletion), wobei die MOS-Kapazität im wesentlichen durch die Dicke der Verarmungsschicht und die Dicke des Gateoxids bestimmt wird. Unterschreitet die Gate-Bulk-Spannung die Einsatzspannung des MOS-Transistors, so bildet sich unterhalb des Gateoxids eine Inversionsschicht bzw. ein p-Kanal aus (Inversion) und die MOS-Kapazität wird im wesentlichen durch die Dicke des Gateoxids bestimmt.
  • In 2 ist ein Diagramm mit der erzielbaren Nutzkapazität C über der Gate-Bulk-Spannung VGB für eine Schaltungsanordnung mit Kurzkanal-Transistoren im Vergleich zu einer entsprechenden Schaltungsanordnung mit üblichen Langkanal-Transistoren dargestellt. Unter Kurzkanal-Transistoren werden hier MOS-Transistoren mit einer Kanallänge, die gegen die minimal in der entsprechenden Technologie realisierbare Kanallänge geht, verstanden und sie weisen typischerweise eine Kanallänge kleiner gleich ca. 1 μm für beispielsweise einen 0,18 μm-Prozeß auf. Bei Kurzkanal-MOS-Transistoren tragen zusätzlich extrinsische Kapazitätsanteile zur Gesamtkapazität bei, da bei kurzer Kanallänge das Gate/Source- und Gate/Drain-Überlappgebiet flächenmäßig stark in die Bildung der Gesamtkapazität eingeht. Ferner wird aus 2 deutlich, daß im Bereich um 0 Volt bei Kurzkanal-Transistoren eine konstantere und größere Nutzkapazität vorliegt als bei einer entsprechenden Schaltungsanordnung mit Langkanal-Transistoren.
  • In 3 ist eine minimale Kapazität Cmin in Abhängigkeit der Kanallänge L dargestellt, wobei ein starker Anstieg der Kapazität ab einer Kanallänge von kleiner gleich ca. 1 μm auffällt. Mit abnehmender Kanallänge wächst der Einfluß der extrinsischen Kapazitätsanteile und die Nutzkapazität wird in diesem Fall im wesentlichen durch das Gateoxid, die Verarmungsschicht aber auch durch die Gate/Source- und Gate/Drain-Überlappgebiete gebildet. Die aus den Überlappgebieten resultierenden Kapazitäten sind jeweils in einem nahezu spannungsunabhängigen Anteil zwischen Gate und HDD-Gebiet (Heavily Doped Diffusion Area) und in einen gering spannungsabhängigen Anteil zwischen Gate und LDD-Gebiet (Lightly Doped Diffusion Area) zu unterteilen. Die Gate/Bulk-Überlappkapazitäten können aufgrund ihrer geringen Größe im Verhältnis zur Gesamtkapazität hingegen vernachlässigt werden. Bei kurzen Kanallängen verringert sich die Tiefe des Verarmung-Einbruches stark, das heißt, die für die Nominalkapazität in Verarmung betriebener Kompensationsschaltungen ausschlaggebende minimale Kapazität Cmin im Verarmungs-Einbruch erhöht sich um ein Vielfaches, woraus ein starker Zuwachs der effektiven Nutzkapazität pro Fläche resultiert.
  • In 4 und 6 sind eine erste und zweite erfindungsgemäße Schaltungsanordnung zur Kompensation dargestellt, bei denen jeweils der Drain- und der Source-Anschluß D1, S1 und D2, S2 der jeweiligen MOS-Transistoren T1, T2 miteinander verbunden sind und gegenüber dem jeweiligen Gate G1, G2 bzw. Bulk BLK1, BLK2 so vorgespannt sind, daß die MOS-Transistoren jeweils im geforderten Spannungsbereich ausschließlich im Verarmungs-Bereich arbeiten.
  • In 4 sind die MOS-Transistoren T1 und T2 antiseriell geschaltet, wobei jeweils das Gate des einen Transistors mit dem Gate des anderen Transistors oder das Bulk des einen Transistors mit dem Bulk des anderen Transistors verbunden ist und wobei zwischen den jeweils nicht verbundenen Bulk- bzw. Gateanschlüssen A und B die Nutzkapazität liegt. Ein definiertes Potential an einem Knotenpunkt 2 zwischen den antiseriell geschalteten MOS-Transistoren ist für die Wahl des Betriebsbereiches nicht maßgebend, aber zur Vermeidung von Aufladungen empfehlenswert, da hierdurch eine Drift des Arbeitsbereiches bzw. ein Gatedurchbruch vermieden werden kann. Bei einer gategekoppelten Anordnung ist ein hochohmiges Element R, zum Beispiel ein sogenannter „Bleeder", gegen festes Potential V3 zur Verhinderung von Gateaufladungen von Vorteil. Dies bietet den Vorteil, daß kein abrupter Potentialausgleich des Gateknotens erfolgt, was für spezielle schaltungstechnische Anwendungen von Nutzen sein kann.
  • In 5 ist für die Schaltungsanordnung nach 4 die Nutzkapazität C in Abhängigkeit der Spannung VAB an der Nutzkapazität für Kurzkanal-Transistoren im Vergleich zu Langkanaltransistoren dargestellt. Hierbei wird deutlich, daß, bei einer Spannung VAB gleich 0 Null, mindestens eine um den Faktor 3 größere Nutzkapazität mit Kurzkanal-Transistoren erzielt wird.
  • In 6 ist eine erfindungsgemäße Schaltungsanordnung mit zwei antiparallel geschalteten MOS-Transistoren T1 und T2 vom gleichen Kanaltyp dargestellt, bei der auch der oben beschriebene verbreiterte Verarmungs-Bereich der Transistoren genutzt wird. Der Bulkanschluß des Transistors T2 und der Gateanschluß G1 des Transistors T1 sind mit einem Anschluß A des MOS-Kondensators verbunden. Die Drain- und Source-Anschlüsse D1 und S1 des Transistors T1 sind mit einer Spannungsquelle für eine Vorspannung V1 und die Drain- und Source-Anschlüsse D2 und S2 des Transistors T2 sind mit einer Spannungsquelle für eine Vorspannung V2 verbunden. Der Bulkanschluß BLK1 des Transistors T1 ist über eine Spannungsquelle für eine Verschiebespannung V3 und der Gateanschluß G2 des Transistors T2 ist über eine Spannungsquelle für eine Verschiebespannung V4 mit dem anderen Anschluß B der MOS-Kapazität verbunden.
  • In 7 ist für die Schaltungsanordnung nach 6 die Kapazität C in Abhängigkeit von der Spannung VAB der Kapazität zwischen Anschluß A und B im Falle von Kurzkanal-Transistoren und im Falle von Langkanaltransistoren dargestellt. Bei einer Spannung VAB gleich 0 Volt tritt in beiden Fällen die minimale Kapazität Cmim auf und ist bei Kurzkanal-Transistoren ca. 4 mal so groß wie bei Langkanaltransistoren. Zwischen VAB = – 0,4 Volt und VAB = + 0,4 Volt ist dieser Faktor ebenfalls ca. 4, nimmt jedoch bei betragsmäßig höheren Spannungen ab.
  • Derartige Schaltungsanordnungen können in allen integrierten Schaltungen mit kapazitiven Elementen eingesetzt werden, wie zum Beispiel in Switched-Capacitor (SC) Filtern und Analog-Digital-Wandlern, wie zum Beispiel Sigma-Delta-Wandlern.

Claims (5)

  1. Schaltungsanordnung zur Bildung einer MOS-Kapazität mit geringer Spannungsabhängigkeit, bei der zwei MOS-Transistoren (T1, T2) vorhanden sind und Source- und Drain-Anschluß (S1, D1) des ersten Transistors (T1) miteinander verbunden sind und Source- und Drain-Anschluß (S2, D2) des zweiten Transistors (T2) miteinander verbunden sind, dadurch gekennzeichnet, daß die zwei MOS-Transistoren (T1, T2) Kurzkanal-Transistoren sind, deren Kanallänge kleiner als 1 μm ist.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zwei MOS-Transistoren (T1, T2) in Verarmung betriebene Kurzkanal-Transistoren sind.
  3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die zwei MOS-Transistoren (T1, T2) den gleichen Kanaltyp und jeweils einen Bulk-Anschluß (BLK1, BLK2) aufweisen und antiseriell geschaltet sind, wobei die Bulk-Anschlüsse (BLK1, BLK2) der zwei MOS-Transistoren (T1, T2) miteinander verbunden sind, und daß jeweils eine Potentialdifferenz (V1, V2) zwischen den miteinander verbundenen Bulk-Anschlüssen (BLK1, BLK2) und dem verbundenen Drain- und Source-Anschluß (S1, D1) des ersten Transistors (T1) und zwischen den miteinander verbundenen Bulk-Anschlüssen (BLK1, BLK2) und dem verbundenen Drain- und Source-Anschluß (S2, D2) des zweiten Transistors (T2) besteht, so dass die Verarmungsbereiche der zwei MOS-Transistoren (T1, T2) verbreitert sind.
  4. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die zwei MOS-Transistoren (T1, T2) den gleichen Kanaltyp aufweisen und antiseriell geschaltet sind, wobei die Gates (G1, G2) der zwei MOS-Transistoren (T1, T2) miteinander verbunden sind, und daß jeweils eine Potentialdifferenz (V1, V2) zwischen den miteinander verbundenen Gates (G1, G2) und dem verbundenen Drain- und Source-Anschluß (S1, D1) des ersten Transistors (T1) und zwischen den miteinander verbundenen Gates (G1, G2) und dem verbundenen Drain- und Source-Anschluß (D2, S2) des zweiten Transistors (T2) besteht, so dass die Verarmungsbereiche der zwei MOS-Transistoren (T1, T2) verbreitert sind.
  5. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die zwei MOS-Transistoren (T1, T2) antiparallel geschaltet sind, wobei jeweils ein Bulk-Anschluß (BLK1, BLK2) des einen MOS-Transistors (T1, T2) mit dem Gate (G2, G1) des jeweils anderen Transistors (T2, T1) über jeweils einen Anschluß (A, B) der MOS-Kapazität verbunden ist, und die Verarmungsbereiche von jedem der zwei MOS-Transistoren (T1, T2) dadurch verbreitert sind, daß jeweils eine Potentialdifferenz (V1, V2) zwischen dem Bulk-Anschluß (BLK2, BLK1) oder dem Gate (G1, G2) und dem verbundenen Drain- und Source-Anschluß (D1, S1 und D2, S2) des jeweiligen MOS-Transistors besteht.
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