DE19730864B4 - Neuronen-MOS-Transistor und Verfahren zu seiner Ausbildung - Google Patents

Neuronen-MOS-Transistor und Verfahren zu seiner Ausbildung Download PDF

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Abstract

Neuronen-MOS-Transistor (100, 200), ausgebildet in einem Substrat (112) ersten Leitfähigkeitstyps mit einer Source- (114) und einer Drain-Region (116) zweiten Leitfähigkeitstyps, die beide im Substrat (112) ausgebildet sind, einer von der Source- (114) und der Drain-Region (116) begrenzten Kanalregion (118), einer auf der Kanalregion (118) gebildeten isolierenden Schicht (122), einer isolierenden Region (FOX) und einer auf der Kanalregion (118) und einem Teil der isolierenden Region (FOX) gebildeten Polysiliziumschicht (124), dadurch gekennzeichnet, daß eine Vielzahl dotierter Regionen (DR1...DRn) zweiten Leitfähigkeitstyps im Substrat (112) ausgebildet ist und eine Eingangsregion einen Teil der Vielzahl dotierter Regionen (DR1...DRn) umgibt, so daß die isolierende Region (FOX) die Source-Region (114), die Drain-Region (116) und die Kanal-Region (118) von der Vielzahl der dotierten Regionen (DR1...DRn) isoliert und die Polysilizumschicht (124) auch auf der Eingangsregion und die isolierende Schicht (122) auch auf der Eingangsregion ausgebildet ist.

Description

  • Die Erfindung betrifft einen Neuronen-MOS-Transistor nach dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zu seiner Ausbildung.
  • Neuronen-MOS-(vMOS)-Transistoren (siehe z.B. Tadashi Shibata et al., "Neuron MOS Binary-Logic Integrated Circuits", Teil 1, IEEE Trans. Electr. Dev., Bd. 40, Nr. 3, 1993, S. 570 ff.) sind Floating-Gate-Transistoren, die eine Vielzahl von Steuer- oder Eingangsgattern zur Steuerung des Ein- oder Aus-Zustandes des Transistors verwenden. Durch Verwendung einer Vielzahl von Eingangsgattern kann ein Neuronen-MOS-Transistor wie ein biologisches Neuron arbeiten. Aus Tadashi Shibata et al., "A Functional MOS Transistor Featuring Gate-Level Weigthed Sum and Threshold Operations", IEEE Trans. Electr. Dev., Bd. 39, Nr. 6, 1992, S. 1444 ff. ist ein Neuronen-MOS-Transistor mit einer Sourceund einer Drainregion, die in einem schwach dotierten Substrat ausgebildet sind, einer Feldoxidregion und einer Gateoxidschicht, welche auf einer von Source- und Drainregion begrenzten Kanalregion gebildet wird, bekannt.
  • Der Transistor umfaßt zudem ein Floating Gate, welches auf der Gateoxidschicht und einem Teil der benachbarten Feldoxidregion FOX gebildet wird, eine dielektrische Zwischenpolysiliziumschicht, die auf dem Floating Gate gebildet wird, und eine Reihe räumlich getrennter Eingangsgatter IG1-IGn, die auf der dielektrischen Zwischenschicht gebildet sind.
  • Im Betrieb sind die an die Eingangsgatter angelegten Spannun gen kapazitiv an das Floating Gate gekoppelt, welches wiederum den Transistor einschaltet, wenn das Potential am Floating Gate zur Bildung eines leitenden Kanals unterhalb der Gateoxidschicht ausreicht (und geeignete Spannungen an Source- und der Drainregion anliegen).
  • Folglich muß zum Einschalten des Transistors das Potential am Floating Gate größer als das Einschaltpotential sein, d.h. als die Schwellenspannung des Transistors vom Floating Gate aus betrachtet. Das Potential am Floating Gate wiederum ist durch die Gleichung (1) VFG = (CIG1VIG1 + CIG2VIG2 + CIGnVIGn)/CTOT gegeben, wobei VFG das Floating-Gate-Potential, CIG1–VIGn die zu den Eingangsgattern gehörende Kapazität bezüglich des Floating Gates, CIG1–VIGn die an die Eingangsgatter angelegten Spannungen und CTOT die gesamte Kapazität vom Floating Gate aus gesehen, welche die Kapazität zwischen Floating Gate und Substrat beinhaltet, bezeichnet.
  • Folglich ist, wie in Gleichung (1) gezeigt, das Potential am Floating Gate durch die lineare Summe aller an die Eingangsgatter IG1-IGn angelegten Spannungen gegeben, gewichtet durch die jeweiligen, allgemein als kapazitive Kopplungskonstanten bekannten Verhältnisse CIGCTOT. Die Gewichtung der kapazitiven Kopplungskoeffizienten wiederum wird durch die von jedem Eingangsgatter CIG1–VIGn eingenommene relative Fläche bestimmt.
  • Im Ergebnis berechnet das Floating Gate die gewichtete Summe aller Eingangsspannungen und schaltet daraufhin den Transistor an, wenn die gewichtete Summe das Einschaltpotential des Floating Gates überschreitet. Indem er so auf eine gewichtete Summe antwortet, ähnelt der Neuronen-MOS-Transistor einem biologischen Neuron, welches als Antwort auf verschiedene Mehrfacheingabebedingungen "feuert".
  • Ein Nachteil von Neuronen-MOS-Transistoren besteht jedoch dar in, daß zur Entwicklung des Transistors zwei Polysilizium- Schichten erforderlich sind, d.h. eine Poly-1-Schicht für das Floating Gate und eine Poly-2-Schicht für die Eingangsgatter CIG1–VIGn. Der Nach teil bei der Verwendung zweier Polysiliziumschichten besteht wiederum darin, daß Doppelpoly-Bauelemente teurer und komplizierter herzustehlen sind als einfach Poly-Bauelemente.
  • Aufgabe der Erfindung ist es, einen Neuronen-MOS-Transistor nach dem Oberbegriff des Anspruchs 1 zu schaffen, welcher mit einer ein zigen Polysiliziumschicht gebildet werden kann sowie ein Verhahren zu seiner Ausbildung anzugeben.
  • Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst. 1
  • Bei einem derartigen Neuronen-MOS-Transistor wird die Notwendigkeit von Eingangsgattern und damit einer zweiten Polysiliziumschicht dadurch beseitigt, daß dotierte Substratregionen anstatt der Eingangsgatter verwendet werden Verfahrensseitig wird die Aufgabe durch das Verfahren des Anspruchs 12 gelöst.
  • Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
    •
  • Die Erfindung wird nachstehend anhand von in den beigefügten
  • Abbildungen dargestellten Ausführungsbeispielen näher erläutert.
  • 1 zeigt eine Draufsicht eines Neuronen-MOS-Transistors.
  • 2 zeigt eine Querschnittsansicht entlang der Linie 5-5 aus 1.
  • 3 zeigt eine Querschnittsansicht einer ersten alternativen Ausführungsform.
  • 4 zeigt eine Querschnittsansicht einer zweiten alternativen Ausführungsform.
  • 5 zeigt eine Querschnittsansicht eines Doppelpolysilizium-Neuronen-MOS-Transistors.
  • 6 zeigt einen modifizierten Doppelpolysilizium-CMOS-Prozeßablauf
  • zur Bildung eines Doppelpolysilizium-Neuronen-MOS-Transistors neben herkömmlichen CMOS-Logikschaltungen.
  • Gemäß 1, 2 enthält ein Neuronen-MOS-Transistor 100 n+-Source- und Drainregionen 114 und 116 sowie eine Reihe von n+-dotierten Regionen DR1-DRn, welche in einem schwach dotierten p-leitenden Sub strat 112 ausgebildet sind. Zusätzlich enthält der Neuronen-MOS-Transistor 100 eine Kanalregion 118, welche zwischen der Source- und der Drainregion 114 und 116 begrenzt ist, und eine Eingangsregion 120, welche so begrenzt ist, daß sie einen Teil der dotierten Regionen DR1-DRn umgibt.
  • Ferner enthält der Transistor 100 eine isolierende Region, wie eine Feldoxidregion FOX, welche die Source-Region 114, die Drain-Region 116 und die Kanalregion 118 von den dotierten Regionen DR1-DRn trennt, eine erste isolierende Schicht, wie eine Gateoxidschicht 122, welche auf der Kanalregion 118 und einer Eingangsregion 120 gebildet wird, und eine erste Polysiliziumschicht, welche auf der Gateoxidschicht 122 und der Feldoxidregion FOX gebildet wird. Die Polysiliziumschicht, welche ein Floating Gate 124 bildet, wird von einer dielektrischen Schicht 126 eingeschlossen.
  • Im Betrieb sind die an die dotierten Regionen DR1-DRn angelegten Spannungen kapazitiv an das Floating Gate 124 gekoppelt, welches wiederum den Transistor 100 einschaltet, wenn das Potential am Floating Gate 124 ausreicht, um einen leitenden Kanal zwischen Source- und Drain-Region 114 und 116 zu bilden (und geeignete Spannungen an Source- und Drain-Region 114 und 11b anzulegen).
  • Das Potential am Floating Gate 124 ist immer noch durch Gleichung (1) gegeben, jedoch stellt jetzt CIG1–CIGn die Kapazität zwischen den dotierten Regionen DR1-DRn bezüglich des Floating Gates 124 dar. Folglich schaltet der Transistor 100 ein, wenn die Summe der Spannungen am Floating Gate 124 eine Einschaltspannung überschreitet.
  • Gemäß 3 können in einer ersten alternativen Ausführungsform durch Verwendung einer p+-Region 132, die in einer n-Wanne 130 als dotierte Region DR gebildet ist, auch negative Spannungen an das Floating Gate 124 gekoppelt werden. (Die n-Wanne 130 kann auch als dotierte Region verwendet werden.) Es können keine negativen Spannungen an die dotierten Regionen DR1-DRn angelegt werden, weil die negativen Spannungen die Grenzschichten zwischen dotierter Region und Substrat 112 bei geerdetem Substrat 112 in Durchlaßrichtung vorspannen. Das Substrat 112 ist vorzugsweise geerdet, um eine Kopplung einer Spannung am Substrat 112 an das Floating Gate 124 zu vermeiden. Statt einer physikalischen Trennung zur Isolation zwischen den benachbarten dotierten Regionen DR1-DRn gemäß 2 können auch andere Isolationstechniken verwendet werden. Zum Beispiel können gemäß 4 LOCOS-gebildete Feldoxidregionen FOX zur Isolation der dotierten Regionen DR1-DRn verwendet werden.
  • Bei dem bekannten Neuronen-MOS-Transistor wird somit durch Verwendung einer Reihe von dotierten Substratregionen DR1-DRn statt einer Reihe von Eingangsleitungen zur Kontrolle der Spannung am Floating Gate die Notwendigkeit einer zweiten Polysiliziumschicht beseitigt.
  • Der grundsätzliche Vorteil der Bildung eines Neuronen-MOS Transistors mit einer einzigen Polysiliziumschicht besteht darin, daß der Transistor mit nur geringfügigen Änderungen eines herkömmlichen Einpolysilizium- CMOS-Prozeßablaufs gebildet werden kann. Zum Beispiel kann der Transistor 100 gemäß 2 und 4 durch Modifikation eines herkömmlichen CMOS-Prozeßablaufs (vor Bildung des Floating Gates 124) durch Einbeziehung der Schritte der Maskierung und Dotierung der dotierten Regionen DR1-DRn gebildet werden.
  • Zusätzlich enthält der modifizierte Einpolysilizium-Prozeßablauf vorzugsweise auch einen Schritt des Aufwachsens einer ungefähr 13 nmo dicken Gateoxidschicht 122 auf der Kanalregion 118. Durch die Verwendung einer relativ dicken Gateoxidschicht 122 auf der Kanalregion 118 ist das Floating Gate 124 weniger anfällig für Ladungsinjektion. Zusätzlich werden beim Transistor 100 vorzugsweise auch schwach dotierte Drain-(LDD)-Strukturen verwendet, um die Wahrscheinlichkeit für Ladungsinjektion herabzusetzen.
  • Die auf der Eingangsregion 120 gebildete Gateoxidschicht 122 kann wiederum zur gleichen Zeit gebildet werden, wie die Gateoxidschicht 122 auf der Kanalregion 118 gebildet wird, oder kann alternativ zur gleichen Zeit gebildet werden, wie eine Gateoxidschicht 122 auf den Kanalregionen irgendeiner CMOS-Logikschaltung gebildet wird.
  • Ein Vorteil der Bildung der Gateoxidschicht 122 auf der Eingangsregion 120 gleichzeitig zur Bildung der Gateoxidschicht für die Logikschaltungen besteht darin, daß eine dünnere Gateoxidschicht 122 (ungefähr 8 nmo) auf der Eingangsregion 120 gebildet werden kann. Eine dün nere Gateoxidschicht 122 erhöht wiederum die kapazitive Kopplung der an die dotierten Regionen DR1-DRn angelegten Spannungen. Dies liefert auch eine höhere Kopplung, als bei herkömmlichen Neuronen-MOS-Transistoren erreicht werden kann, welche eine ungefähr 14 nmo dicke dielektrische Zwischenpolysiliziumchicht verwenden.
  • Ein anderer Vorteil der Verwendung einer dickeren Gateoxidschicht 122 auf der Kanalregion 118 besteht darin, daß der Transistor 100 mit höheren Versorgungsspannungen von z.B. 5 V betrieben werden kann, was einen größeren Ausgangsspannungshub liefert. Alternativ kann die Dicke der Gateoxidschicht 122 zusammen mit der Versorgungsspannung kompatibel zu Standard-CMOS-Logikschaltungen gewählt werden.
  • Diese Prinzipien können auch auf eine Doppelpolysiliziumstruktur angewandt werden. Gemäß 5 ist ein Transistor 200 identisch mit dem Transistor 100, außer daß der Transistor 200 auch ein Poly-2-Eingangsgatter 210 aufweist, welches auf einer dielektrischen Schicht 126 auf der Eingangsregion 120 gebildet ist. Der Vorteil der Verwendung sowohl des Eingangsgatters 210 als auch der dotierten Substratregionen DR1-DRn besteht darin, daß der Transistor 200 zusätzliche Eingänge bietet, ohne daß seine Größe über die des Transistors 100 erhöht wird. Zusätzlich kann das Poly-2-Eingangsgatter 210 sowohl positive als auch negative Spannungen koppeln.
  • Was den Herstellungsprozeß betrifft, kann das Poly-2-Eingangsgatter 210 während derselben Maskierungs- und Ätzschritte gebildet werden, die in einem herkömmlichen Doppelpolysilizium-CMOS-Prozeß zur Bildung anderer Poly-2-Strukturen verwendet werden. In ähnlicher Weise kann das Poly-1 Floating Gate 124 während derselben Maskierungs- und Ätzschritte gebildet werden, die zur Bildung anderer Poly-1-Strukturen verwendet werden.
  • Im Ergebnis muß ein herkömmlicher Doppelpolysilizium-CMOS-Prozeß nur modifiziert werden, um die zur Bildung der dotierten Regionen DR1-DRn erforderlichen Maskierungs- und Ätzschritte hinzuzufügen (zusammen mit einem Schritt zur Bildung einer dickeren Gateoxidschicht 122 auf der Kanalregion 118, falls eine dickere Schicht gewünscht wird). 6 zeigt einen herkömmlichen Doppelpolysilizium-CMOS-Prozeßablauf, der zur Bildung des Transistors 200 neben herkömmlichen CMOS-Logikschaltungen modifiziert worden ist (siehe Schritte M3.x1 und M3.x2).
  • In der Praxis können verschiedene Alternativen zur hier beschriebenen Ausführungsform verwendet werden. Obwohl sich die Ausführungsformen auf n+-Regionen DR1-DRn, die in einem p-leitenden Substrat 112 ausgebildet worden sind, beziehen, können alternativ auch auf einem n-leitenden Substrat gebildetete p+-Regionen verwendet werden.

Claims (16)

  1. Neuronen-MOS-Transistor (100, 200), ausgebildet in einem Substrat (112) ersten Leitfähigkeitstyps mit einer Source- (114) und einer Drain-Region (116) zweiten Leitfähigkeitstyps, die beide im Substrat (112) ausgebildet sind, einer von der Source- (114) und der Drain-Region (116) begrenzten Kanalregion (118), einer auf der Kanalregion (118) gebildeten isolierenden Schicht (122), einer isolierenden Region (FOX) und einer auf der Kanalregion (118) und einem Teil der isolierenden Region (FOX) gebildeten Polysiliziumschicht (124), dadurch gekennzeichnet, daß eine Vielzahl dotierter Regionen (DR1...DRn) zweiten Leitfähigkeitstyps im Substrat (112) ausgebildet ist und eine Eingangsregion einen Teil der Vielzahl dotierter Regionen (DR1...DRn) umgibt, so daß die isolierende Region (FOX) die Source-Region (114), die Drain-Region (116) und die Kanal-Region (118) von der Vielzahl der dotierten Regionen (DR1...DRn) isoliert und die Polysilizumschicht (124) auch auf der Eingangsregion und die isolierende Schicht (122) auch auf der Eingangsregion ausgebildet ist.
  2. Neuronen-MOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die isolierende Schicht (122) Gateoxid enthält.
  3. Neuronen-MOS-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die isolierende Region (FOX) LOCOS-gebildete Feldoxid-Regionen enthält.
  4. Neuronen-MOS-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Polysilizumschicht (124) ein Floating Gate bildet.
  5. Neuronen-MOS-Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Vielzahl weiterer isolierender Regionen zur Isolierung benachbarter dotierter Regionen (DR1...DRn) vorgesehen ist.
  6. Neuronen-MOS-Transistor nach Anspruch 5, dadurch gekennzeichnet, daß die weiteren isolierenden Regionen LOCOS-gebildete Feldoxid-Regionen enthalten.
  7. Neuronen-MOS-Transistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Vielzahl dotierter Regionen (DR1...DRn) eine Wannen-Region (130) zweiten Leitfähigkeitstyps und eine in der-Wannen region (130) gebildete Region (132) entgegengesetzter Spannung vom ersten Leitfähigkeitstyp enthält.
  8. Neuronen-MOS-Transistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß eine auf der Polysiiiiumschicht (124) gebildete weitere isolierende Schicht (126) und eine auf der weiteren isolierenden Schicht (126) auf der Eingangsregion (120) gebildete weitere Polysilizumschicht (210) vorgesehen ist.
  9. Neuronen-MOS-Transistor nach Anspruch 8, dadurch gekennzeichnet, daß die weitere isolierende Schicht (126) eine dielektrische Zwischenpolysiliziumschicht enthält.
  10. Neuronen-MOS-Transistor nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die weitere Polysiliziumschicht (210) ein Eingangsgatter bildet.
  11. Neuronen-MOS-Transistor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die auf der Kanalregion (118) gebildete isolierende Schicht (122) dicker ist als die auf der Eingangsregion gebildete isolierende Schicht (122).
  12. Verfahren zur Ausbildung eines Neuronen-MOS-Transitors in einem Substrat (112) ersten Leitfähigkeitstyps, welches die Bildung einer Source-Region (114) zweiten Leitfähigkeitstyps im Substrat (112), die Bildung einer Drain-Region (116) zweiten Leitfähigkeitstyps im Substrat (112), die Begrenzung einer Kanalregion (118) von Source- (114) und Drain-Region (116), die Bildung einer isolierenden Schicht (122) auf der Kanalregion (118), die Bildung einer isolierenden Region (FOX) und die Bildung einer Polysiliziumschicht (124) auf der Kanalregion (118) und einem Teil der isolierenden Region (FOX) umfaßt, dadurch gekennzeichnet, daß eine Vielzahl dotierter Regionen (DR1...DRn) zweiten Leitfähigkeitstyps im Substrat (112) sowie eine Eingangsregion zum Umschließen eines Teils der Vielzahl dotierter Regionen (DR1...DRn) gebildet werden, so daß die isolierende Region (FOX) die Source-Region (114), die Drain-Region (116) und die Kanal-Region (118) von der Vielzahl der dotierten Regionen (DR1...DRn) isoliert, und die Polysili um- Schicht (124) auch auf der Eingangsregion und die isolierende Schicht (122) auch auf der Eingangsregion gebildet werden.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet,. daß eine Vielzahl weiterer aktiver Regionen zur Isolation benachbarter dotierter Regionen (DR1...DRn) gebildet wird.
  14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß beim Bilden einer Vielzahl aktiver Regionen (DR1...DRn) eine Wannenregion (130) zweiten Leitfähigkeitstyps und eine Region (132) entgegengesetzter Spannung ersten Leitfähigkeitstyps in der Wannenregion (130) gebildet werden.
  15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß eine weitere isolierende Schicht (126) und eine weitere Polysiliiumschicht (210) auf der weiteren isolierenden Schicht (126) auf der Eingangsregion (120) gebildet werden.
  16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß die auf der Kanalregion (118) gebildete isolierende Schicht (122)dicker als die auf der Eingangsregion gebildete isolierende Schicht (122) ausgebildet wird.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0820103B1 (de) * 1996-07-18 2002-10-02 STMicroelectronics S.r.l. Flash-EEPROM-Zelle mit einziger Polysiliziumschicht und Verfahren zur Herstellung
US5806054A (en) * 1997-02-14 1998-09-08 National Semiconductor Corporation Neuron MOSFET module structure for binary logic circuits
US6157574A (en) * 1998-04-01 2000-12-05 National Semiconductor Corporation Erasable frohmann-bentchkowsky memory transistor that stores multiple bits of data
JP2002057330A (ja) * 2000-08-10 2002-02-22 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置及びその製造方法
US6407425B1 (en) * 2000-09-21 2002-06-18 Texas Instruments Incorporated Programmable neuron MOSFET on SOI
JP4346322B2 (ja) * 2003-02-07 2009-10-21 株式会社ルネサステクノロジ 半導体装置
JP5058644B2 (ja) * 2007-03-26 2012-10-24 株式会社東芝 ニューロンｍｏｓトランジスタ
US8878337B1 (en) * 2011-07-19 2014-11-04 Xilinx, Inc. Integrated circuit structure having a capacitor structured to reduce dishing of metal layers
CN107273973B (zh) 2015-10-23 2022-07-05 株式会社半导体能源研究所 半导体装置及电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906296A (en) * 1969-08-11 1975-09-16 Nasa Stored charge transistor
US4404577A (en) * 1980-06-30 1983-09-13 International Business Machines Corp. Electrically alterable read only memory cell
JPS59155968A (ja) * 1983-02-25 1984-09-05 Toshiba Corp 半導体記憶装置
US4649520A (en) * 1984-11-07 1987-03-10 Waferscale Integration Inc. Single layer polycrystalline floating gate
US4807003A (en) * 1986-12-19 1989-02-21 National Semiconductor Corp. High-reliablity single-poly eeprom cell
IT1199828B (it) * 1986-12-22 1989-01-05 Sgs Microelettronica Spa Cella di memoria eeprom a singolo livello di polisilicio scrivibile e cancellabile bit a bit
JP2662559B2 (ja) * 1989-06-02 1997-10-15 直 柴田 半導体装置
US5594372A (en) * 1989-06-02 1997-01-14 Shibata; Tadashi Source follower using NMOS and PMOS transistors
TW230246B (de) * 1993-03-03 1994-09-11 Philips Electronics Nv
US5480820A (en) * 1993-03-29 1996-01-02 Motorola, Inc. Method of making a vertically formed neuron transistor having a floating gate and a control gate and a method of formation
US5504706A (en) * 1993-10-12 1996-04-02 Texas Instruments Incorporated Low voltage Fowler-Nordheim flash EEPROM memory array utilizing single level poly cells
JP2663863B2 (ja) * 1994-04-19 1997-10-15 日本電気株式会社 不揮発性半導体記憶装置
US5650346A (en) * 1994-08-29 1997-07-22 United Microelectronics Corporation Method of forming MOSFET devices with buried bitline capacitors
US5554545A (en) * 1994-09-01 1996-09-10 United Microelectronics Corporation Method of forming neuron mosfet with different interpolysilicon oxide thickness

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
A functional MOS Transistor Featuring gate- level Weighted Sam and Threshold Operations, Tadashi Shibata et al IEEE Trans. Electr. Dev., Bd. 39, Nr. 6, 1992, S. 1444 ff.
A functional MOS Transistor Featuring gate- level Weighted Sam and Threshold Operations, Tadashi Shibata et al IEEE Trans. Electr. Dev., Bd. 39, Nr. 6, 1992, S. 1444 ff. *
Neuron MOS Binary-Logic Integrated Circuits, Tadashi Shibata et al, Teil I, IEEE Trans. Electr. Dev., Bd. 40, Nr. 3, 1993, S. 570 ff.
Neuron MOS Binary-Logic Integrated Circuits, Tadashi Shibata et al, Teil I, IEEE Trans. Electr.Dev., Bd. 40, Nr. 3, 1993, S. 570 ff. *

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