JP5058644B2 - ニューロンmosトランジスタ - Google Patents
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Description
前記第2半導体層に、前記第2半導体層の長手方向に離間するように設けられた第2導電型の第2ソース・ドレイン領域と、前記第1および第2半導体層のそれぞれの上面に設けられた第1および第2保護膜と、前記第1ソース領域と前記第1ドレイン領域との間の前記第1半導体層に形成される第1チャネル領域および前記第2ソース領域と前記第2ドレイン領域との間の前記第2半導体層に形成される第2チャネル領域と、前記第1チャネル領域の両側面に設けられた一対の第1ゲート絶縁膜と、前記第2チャネル領域の両側面に設けられた一対の第2ゲート絶縁膜と、前記第1および第2半導体層を覆うように設けられた浮遊ゲート電極と、前記浮遊ゲート電極を覆うように設けられた電極間絶縁膜と、前記第1および第2半導体層の直上にそれぞれ前記浮遊ゲート電極および前記電極間絶縁膜を挟むように設けられた第1および第2制御ゲート電極と、を備えたことを特徴とする。
本発明の第1実施形態によるニューロン素子を、図1乃至図4を参照して説明する。図1は本実施形態のニューロン素子の平面図、図2は図1に示す切断線A−Aで切断したときの断面図、図3は図2に示す切断線B−Bで切断したときの断面図、図4は図3に示す切断線C−Cで切断したときの断面図である。
次に、本発明の第2実施形態によるニューロン素子を図10および図11を参照して説明する。図10は本実施形態のニューロン素子の平面図、図11は図10に示す切断線A−Aで切断したときの断面図である。
次に、本発明の第3実施形態によるニューロン素子を説明する。
4 埋め込み絶縁膜
6 板状の半導体層(SOI層)
6a チャネル領域
6b ソース領域
6c ドレイン領域
8 保護膜
10 ゲート絶縁膜
12 浮遊ゲート電極
12a 第1部分
12b 第2部分
12c 第3部分
14 電極間絶縁膜
161 制御ゲート電極
162 制御ゲート電極
Claims (6)
- 基板上に設けられた板状の第1導電型の半導体層と、
前記半導体層の長手方向に離間するように前記半導体層に設けられた第2導電型のソース・ドレイン領域と、
前記半導体層の上面に設けられた保護膜と、
前記ソース領域と前記ドレイン領域との間の前記半導体層に形成されるチャネル領域と、
前記チャネル領域の両側面に設けられた一対のゲート絶縁膜と、
前記チャネル領域の両側面に前記ゲート絶縁膜を挟むように設けられるとともに前記チャネル領域の上面に前記保護膜を挟むように設けられた第1部分と、前記第1部分に接続し前記チャネル領域の両側面からこれらの両側面に直交する方向に延在するように前記基板上に設けられた第2および第3部分と、を有する浮遊ゲート電極と、
前記浮遊ゲート電極の前記第1乃至第3部分上に設けられた電極間絶縁膜と、
前記浮遊ゲート電極の前記2および第3部分上にそれぞれ前記電極間絶縁膜を挟むように設けられた第1および第2制御ゲート電極と、
を備えたことを特徴とするニューロン素子。 - 前記第1および第2制御ゲート電極は、前記チャネル領域の側面に沿って前記電極間絶縁膜を挟むように設けられていることを特徴とする請求項1記載のニューロン素子。
- 基板上に並列するように設けられた板状の第1導電型の第1および第2半導体層と、
前記第1半導体層に、前記第1半導体層の長手方向に離間するように設けられた第2導電型の第1ソース・ドレイン領域と、
前記第2半導体層に、前記第2半導体層の長手方向に離間するように設けられた第2導電型の第2ソース・ドレイン領域と、
前記第1および第2半導体層のそれぞれの上面に設けられた第1および第2保護膜と、 前記第1ソース領域と前記第1ドレイン領域との間の前記第1半導体層に形成される第1チャネル領域および前記第2ソース領域と前記第2ドレイン領域との間の前記第2半導体層に形成される第2チャネル領域と、
前記第1チャネル領域の両側面に設けられた一対の第1ゲート絶縁膜と、
前記第2チャネル領域の両側面に設けられた一対の第2ゲート絶縁膜と、
前記第1チャネル領域の両側面に前記第1ゲート絶縁膜を挟むように設けられるとともに前記第1チャネル領域の上面に前記第1保護膜を挟むように設けられた第1部分と、前記第2チャネル領域の両側面に前記第2ゲート絶縁膜を挟むように設けられるとともに前記第2チャネル領域の上面に前記第2保護膜を挟むように設けられた第2部分と、前記第1部分に接続し前記第1チャネル領域の前記第2チャネル領域と反対側の側面からこの側面に直交する方向に延在するように前記基板上に設けられた第3部分と、前記第1および第2部分に接続し、前記第1チャネル領域と前記第2チャネル領域との間の前記基板上に設けられた第4部分と、前記第2部分に接続し前記第2チャネル領域の前記第1チャネルと反対側の側面からこの側面に直交する方向に延在するように前記基板上に設けられた第5部分と、を有する浮遊ゲート電極と、
前記浮遊ゲート電極の前記第1乃至第5部分上に設けられた電極間絶縁膜と、
前記浮遊ゲート電極の前記3乃至第5部分上にそれぞれ前記電極間絶縁膜を挟むように設けられた第1乃至第3制御ゲート電極と、
を備えたことを特徴とするニューロン素子。 - 前記第1制御ゲート電極は前記第1チャネル領域の前記第2チャネル領域と反対側の側面に沿って前記電極間絶縁膜を挟むように設けられ、前記第2制御電極は前記第1および第2チャネル領域のそれぞれの対向する側面に沿って前記電極間絶縁膜を挟むように設けられていることを特徴とする請求項3記載のニューロン素子。
- 基板上に並列するように設けられた板状の第1導電型の第1および第2半導体層と、
前記第1半導体層に、前記第1半導体層の長手方向に離間するように設けられた第2導電型の第1ソース・ドレイン領域と、
前記第2半導体層に、前記第2半導体層の長手方向に離間するように設けられた第2導電型の第2ソース・ドレイン領域と、
前記第1および第2半導体層のそれぞれの上面に設けられた第1および第2保護膜と、 前記第1ソース領域と前記第1ドレイン領域との間の前記第1半導体層に形成される第1チャネル領域および前記第2ソース領域と前記第2ドレイン領域との間の前記第2半導体層に形成される第2チャネル領域と、
前記第1チャネル領域の両側面に設けられた一対の第1ゲート絶縁膜と、
前記第2チャネル領域の両側面に設けられた一対の第2ゲート絶縁膜と、
前記第1および第2半導体層を覆うように設けられた浮遊ゲート電極と、
前記浮遊ゲート電極を覆うように設けられた電極間絶縁膜と、
前記第1および第2半導体層の直上にそれぞれ前記浮遊ゲート電極および前記電極間絶縁膜を挟むように設けられた第1および第2制御ゲート電極と、
を備えたことを特徴とするニューロン素子。 - 前記基板はSOI基板であり、前記半導体層は前記SOI基板のSOI層から形成されることを特徴とする請求項1乃至5のいずれかに記載のニューロン素子。
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