DE19750137B4 - MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung - Google Patents

MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung Download PDF

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Abstract

MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung, mit folgenden Merkmalen:
ersten und zweiten mit Zwischenraum angeordneten Oxid-Trennbereichen (FOX), die in einem Halbleitersubstrat ausgebildet sind, um einen Substratbereich dazwischen einzugrenzen, wobei das Halbleitersubstrat einen ersten Leitfähigkeitstyp hat;
einem dritten Oxid-Trennbereich (FOX), der in dem Substratbereich mit Zwischenraum zu dem ersten Oxid-Trennbereich und dem zweiten Oxid-Trennbereich ausgebildet ist, um einen aktiven Substratbereich zwischen dem ersten und dem dritten Oxid-Trennbereich und einen Kopplungs-Substratbereich zwischen dem zweiten und dem dritten Oxid-Trennbereich zu definieren;
ersten und zweiten mit Zwischenraum angeordneten Source/Drain-Bereichen (n+) eines zweiten Leitfähigkeitstyps, der zum ersten Leitfähigkeitsty entgegengesetzt ist, die in dem aktiven Substratbereich ausgebildet sind, um einen Kanalbereich zwischen diesen einzugrenzen;
einem Vorspannungs-Gatebereich (n+) des zweiten Leitfähigkeitstyps, der in dem Kopplungs-Substratbereich ausgebildet ist, wobei der Vorspannungsgatebereich so angeschlossen ist, daß er eine Vorspannung empfangen kann;
ersten und zweiten Oxidschichten, die auf dem aktiven Substratbereich bzw. dem Kopplungs-Substratbereich ausgebildet...

Description

  • Die vorliegenden Erfindung betrifft integrierte Schaltungselementstrukturen und insbesondere eine MOSFET-Struktur mit einer Poly- und/oder verdeckten Kondensatorkopplung, wodurch die Schwellspannung VT des MOSFETs über das Steuergate von positiv (Anreicherung) bis negativ (Verarmung) abstimmbar ist, so daß ohne erhöhte Komplexität bei der Verarbeitung mehrere Schwellspannungen VT auf einem Chip vorgesehen werden können.
  • T. Shibata and T. Ohmi offenbaren in "A Functional MOS Transistor Featuring Gate-Level Weighted Sum and Threshold Operations", IEEE Transactions on Electron Devices, Band 39, Nr. 6, Seiten 1444 bis 1455, 1992, einen Neuronen-MOSFET-Transistor mit Mehrfachkondensatorkopplung, der in den 1A und 1B zum Zweck der Erläuterung mit zwei Eingangsgates gezeigt ist, die zum Verändern der Schwellspannung VT eines Transistors verwendet werden können. Das Potential des floatenden Gates Poly1 ist mit den zwei Poly2-Gates verbunden (ein Steuergate cg und ein Vorspannungsgate b), d.h. Vfg = Vcg·γg + Vb·γb, wobei γg und γb das Kopplungsverhältnis des Steuergates bzw. des Vorspannungsgates sind. Der Transistor wird eingeschaltet, wenn Vfg über der Schwellspannung Vt0 ist (von dem floatenden Gate aus gesehen). Die von dem Steuergate aus gesehene Schwellspannung ist dann VTcg = Vt0/γg – Vb·γb/γg. Durch Anlegen verschiedener Vorspannungen Vb (üblicherweise Vb = Vcc) und durch Konzipieren verschiedener Kopplungsverhältnisse kann der Schwellwert VTg variiert werden. Wenn z.B. γb = 0 gilt, dann ist VTcg = Vt0·γg, das höher sein kann als Vt0. Wenn γb = γb und Vb = Vcc, dann VTcg = Vt0/γg – Vcc, das negativ sein kann (d.h. im Verarmungsbereich). Dadurch kann für verschiedene Anwendungen ein großer Bereich von Schwellspannungen entworfen werden.
  • Die obige Struktur erfordert jedoch einen großen Kopplungsbereich auf dem Feldoxid für die Transistoren mit der variablen Schwellspannung und somit eine größere Fläche.
  • Die Druckschrift JP 05 33 55 06 A beschreibt ein Halbleiterbauteil mit einem NMOS- und einem PMOS-Transistor, über die ein floatendes Gate durchgängig angeordnet ist. Über den PMOS- und den NMOS-Transistor ist jeweils ein Steuergate und ein Vorspannungsgate angeordnet. Die Kopplung dieser Steuer- und Vorspannungsgate über das floatende Gate hängt von den Abmessungen des floatenden Gates ab.
  • Die Druckschrift JP 06 10 44 47 A offenbart einen ferro-dielektrischen Transistor mit einem zwischen zwei Isolationsfilmen angeordneten floatenden Gate. Ferner sind mehrere Steuergates über dem floatenden Gate isoliert angeordnet.
    •
  • Es ist die Aufgabe der vorliegenden Erfindung, eine MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung bereitzustellen, die einfach und mit hoher Prozesssicherheit herstellbar ist.
  • Die vorliegende Erfindung sieht eine MOSFET-Struktur nach Anspruch 1 zur Lösung dieser Aufgabe vor.
  • Die MOSFET-Struktur verwendet selbstpositionierende Polysilizium- und/oder vergrabene Diffusionsleitungen für die Kopplungskondensatoren.
  • Mit dieser Struktur ist die Schwellspannung VT über das Steuergate von positiv (Anreicherung) bis negativ (Verarmung) abstimmbar, indem Vcc an ein Vorspannungsgate angelegt wird und das Kopplungsverhältnis des Steuergates und des Vorspannungsgates sorgfältig konzipiert werden. Dieses Schema ermöglicht das Vorsehen mehrer Schwellspannugen VT auf einem Chip, ohne daß die Verarbeitung komplex wird.
  • Diese und weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich deutlicher aus der folgenden detaillierten Beschreibung einer beispielhaften Ausführungsform und aus den Zeichnungen, in denen die Grundsätze der vorliegenden Erfindung dargelegt sind. In den Zeichnungen zeigen:
  • 1A und 1B ein Layout bzw. eine Schnittdarstellung einer bekannten MOSFET-Struktur mit variabler VT;
  • 2A und 2B zeigen ein Layout bzw. ein Schnittdarstellung einer bekannten MOSFET-Struktur mit variabler und abstimmbarer VT; und
  • 3A und 3B zeigen ein Layout bzw. eine Schnittzeichnung einer Ausführungsform einer MOSFET-Struktur mit variabler und abstimmbarer VT gemäß der vorliegenden Erfindung.
  • Die 2A und 2B zeigen eine MOSFET-Struktur, bei der ein Poly2/Poly1-Kondensator im Rahmen eines Prozeßablaufs für ein EPROM oder einen Flash-Speicher (flash memory) mit einem selbstpositionierenden Ätzverfahren (SAE = self aligned etch) hergestellt wird; d.h. die Ränder des Poly2-Steuergates und des Poly2-Vorspannungsgates sind zu dem darunterliegenden floating Poly1-Gate selbstpositionierend, so daß die Gesamtgröße des Transistors minimiert wird. Der Poly2/Poly1-Kopplungsbereich liegt über dem Kanalbereich des Feldoxidbereichs.
  • Das Potential des floatenden Gates ist gegeben durch: Vfg = V ·γg + Vb·γb.
  • Für das Kopplungsverhältnis muß die Kanalkapazität berücksichtigt werden. Wenn Vfg in die Nähe der Schwellspannung (Vt0) kommt, beträgt die Schwellspannung aus der Sicht des Steuergates (VTcg) daher: VTcg = Vt0/γg – Vb·γb/γg.
  • Durch richtiges Entwerfen der Kopplungsverhältnisse und Anlegen der richtigen Vorspannung (d.h. Vb = Vcc), kann die Schwellspannung (VTcg) von Vt0/γg (wenn Vb = 0) bis Vt0/γg – Vcc (wenn γb = γg und Vb = Vcc) variiert werden, wie oben bereits erläutert wurde.
  • Im folgenden ist kurz ein Beispiel für den Entwurf eines MOSFET mit einer Schwellspannung Vt von Null erläutert. Es sei angenommen das Vt0 = V, γg = 0,5 und Vb = 5 Volt, die Bedingung VTcg = 0 führt zu γb = 0,2. Die Strukturgröße kann dann aufgrund der gewünschten γg und γb und der Prozeßparameter ermittelt werden (z.B. der Dicken des Gateoxids und des Interpolyoxids).
    •
  • Wie in den 3A und 3B gezeigt, kann die obige Struktur weiter minimiert werden, wenn vergrabene n+-Bereiche in der MOSFET-Struktur als das Vorspannungsgate verwendet werden. Der Steuergatekontakt kann dann auf der Poly2-Schicht liegen. Der vergrabene n+-Bereich kann auch als eine Verbindungsleitung zu anderen Transistoren dienen.
  • Wenn auf dem floatenden Gate eine Ladung liegt, weicht die Schwellspannung VTcg von diesem Entwurf ab. Die Wafer aus der Herstellung müssen daher vor dem Sortieren mit UV-Licht bestrahlt werden, um durch den Prozeß induzierte Ladung auszulöschen. Die Betriebsspannung des resultierenden MOSFET sollte niedrig genug sein, damit während der Lebensdauer der Struktur die Injektion heißer Elektroden auf niedrigem Pegel (d.h. ähnlich wie bei Lesestörungen bei einem EPROM) minimiert wird.
  • Der Übergang von der n-Wanne oder n-Mulde (n-well) zum floatenden Gate kann ebenfalls als ein vergrabener Kopplungskondensator verwendet werden. Die Oberfläche der n-Mulde kann jedoch verarmt und/oder invertiert sein, wodurch die Kopplungskapazität reduziert wird. Wenn ein vergrabener p+-Diffusionsbereich in der n-Mulde hergestellt wird, kann eine negative Vorspannung für die Kopplung des floatenden Gates verwendet werden.
  • Im folgenden ist ein üblicher Prozeßablauf zum Herstellen von Strukturen gemäß der vorliegenden Erfindung beschrieben. Die sich nicht selbstpositionierenden Neuronen können genauso wie die CMOS-Strukturen mit Kapazitäten verarbeitet werden, wobei Poly1 für die unteren Elektroden und die floatenden Gates und Poly2 für die oberen Elektroden und die Steuergates verwendet wird. Selbstpositionierende Neuronen können genauso wie CMOS-Flash-Speicher verarbeitet werden, mit einem zusätzlichen selbstpositionierenden Ätz-Maskierschritt (SAE-Maskierschritt). Zwei optionale Maskierschritte werden dazu verwendet, die vergrabene n+-Kopplung und die selbstpositionierenden Neuronen vorzusehen.
  • Der Prozeßablauf gemäß der Erfindung entspricht einem üblichen Prozeß für eine 0,35 μm CMOS-Logik durch VTP-Implantation. Das heißt, ein anfänglicher n-Mulden-Maskierschritt erleichtert das Implantieren der n-Mulde, gefolgt vom Wachstum eines Kontaktoxids und einer darüber liegenden Nitridschicht. Dann wird eine Maske für aktive Bereiche hergestellt, das Nitrid wird geätzt, und die Feldoxid-Trennbereiche werden gezüchtet (Wachstum der Kristalle). Das Nitrid und das Kontaktoxid werden dann abgezogen, und eine Schicht aus Kupferoxid wird gezüchtet. Anschließend wird eine p-Feld/p-Mulden-Maske abgegrenzt, und die p-Mulden- und VTN-Implantationen werden durchgeführt. Dann werden die VTP-Maskierung und -Implantationen durchgeführt.
  • Wenn eine vergrabenen n+-Kopplung erwünscht ist, wird als nächstes in einem optionalen Schritt eine vergrabene n+-Maske vorgesehen, und eine Arsenimplantation wird durchgeführt, um die vergrabenen n+-Kopplungsbereiche herzustellen. Wenn die vergrabenen n+-Kopplung nicht erwünscht ist, können die obigen Schritte der Maskierung des vergrabenen n+-Bereiches und der Arsenimplantation übersprungen werden. Dann wird eine Schicht aus Gateoxid mit einer Dicke von etwa 70 Angström gezüchtet, gefolgt von der Poly1-Ablagerung und der Dotierung. Danach wird eine Poly1-Maske hergestellt und die Poly1-Schicht wird geätzt, um die unteren Neuronen-Elektroden und die floatenden Gates der CMOS-Transistoren zu definieren. Dem Ätzen der Poly1-Schicht folgt die Ablagerung von Oxid/Nitrid/Oxid (ONO) und die Poly2-Ablagerung und Dotierung. Danach wird eine Poly2-Maske hergestellt, und die Poly2-Schicht wird geätzt, um die Neuronengates zu definieren und die CMOS-Bereiche zu öffnen.
  • Danach wird für die selbstpositionierenden Neuronengates ein optionaler SAE-Maskierschritt durchgeführt, in dem das ONO und dann das Poly1 sequentiell plasmageätzt wird, wie dies bei den Herstellungverfahren für Flash-Speicher üblich ist. In diesem Fall ist die Außenkante (siehe z.B. 2A) der Poly2-Kopplungsgates selbstpositionierend zu dem darunterliegenden Poly1-Gate, und die Gesamtgröße des Neuronen-Transistors wird im Vergleich zu dem Fall minimiert, daß kein selbstpositionierendes Verfahren verwendet wird.
  • Der Herstellungsablauf geht dann entsprechend den üblichen Techniken zum Herstellen einer 0,35 μm CMOS-Logik weiter.
  • Man muß verstehen, daß bei der Umsetzung der Erfindung zahlreiche Alternativen zur der hier beschriebenen Ausführungsform der Erfindung vorgesehen werden können. Der Bereich der Erfindung wird durch den folgenden Anspruch definiert, und alle Strukturen sowie Verfahren innerhalb des Bereichs dieses Anspruch sowie ihre Äquivalente gehören zur Erfindung.
  • Die in der vorstehenden Beschreibung, dem Anspruch und der Zeichnung offenbarten Merkmale können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.

Claims (1)

  1. MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung, mit folgenden Merkmalen: ersten und zweiten mit Zwischenraum angeordneten Oxid-Trennbereichen (FOX), die in einem Halbleitersubstrat ausgebildet sind, um einen Substratbereich dazwischen einzugrenzen, wobei das Halbleitersubstrat einen ersten Leitfähigkeitstyp hat; einem dritten Oxid-Trennbereich (FOX), der in dem Substratbereich mit Zwischenraum zu dem ersten Oxid-Trennbereich und dem zweiten Oxid-Trennbereich ausgebildet ist, um einen aktiven Substratbereich zwischen dem ersten und dem dritten Oxid-Trennbereich und einen Kopplungs-Substratbereich zwischen dem zweiten und dem dritten Oxid-Trennbereich zu definieren; ersten und zweiten mit Zwischenraum angeordneten Source/Drain-Bereichen (n+) eines zweiten Leitfähigkeitstyps, der zum ersten Leitfähigkeitsty entgegengesetzt ist, die in dem aktiven Substratbereich ausgebildet sind, um einen Kanalbereich zwischen diesen einzugrenzen; einem Vorspannungs-Gatebereich (n+) des zweiten Leitfähigkeitstyps, der in dem Kopplungs-Substratbereich ausgebildet ist, wobei der Vorspannungsgatebereich so angeschlossen ist, daß er eine Vorspannung empfangen kann; ersten und zweiten Oxidschichten, die auf dem aktiven Substratbereich bzw. dem Kopplungs-Substratbereich ausgebildet sind; einem leitenden floatenden Gate (Poly1), das auf den ersten und zweiten Oxidschichten ausgebildet ist und sich über den dritten Oxid-Trennbereich erstreckt; und einem leitenden Steuergate (Poly2), das über dem floatenden Gate und durch ein dielektrisches Material von dem floatenden Gate getrennt ausgebildet und so angeschlossen ist, daß es eine Steuerspannung empfangen kann.
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