DE19750137A1 - MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung - Google Patents

MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung

Info

Publication number
DE19750137A1
DE19750137A1 DE19750137A DE19750137A DE19750137A1 DE 19750137 A1 DE19750137 A1 DE 19750137A1 DE 19750137 A DE19750137 A DE 19750137A DE 19750137 A DE19750137 A DE 19750137A DE 19750137 A1 DE19750137 A1 DE 19750137A1
Authority
DE
Germany
Prior art keywords
region
gate
oxide
conductivity type
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19750137A
Other languages
English (en)
Other versions
DE19750137B4 (de
Inventor
Albert Bergemont
Min-Hwa Chi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of DE19750137A1 publication Critical patent/DE19750137A1/de
Application granted granted Critical
Publication of DE19750137B4 publication Critical patent/DE19750137B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die vorliegenden Erfindung betrifft integrierte Schaltungs­ elementstrukturen und insbesondere eine MOSFET-Struktur mit einer Poly- und/oder verdeckten Kondensatorkopplung, wodurch die Schwellspannung VT des MOSFETs über das Steuergate von positiv (Anreicherung) bis negativ (Verarmung) abstimmbar ist, so daß ohne erhöhte Komplexität bei der Verarbeitung mehrere Schwellspannungen VT auf einem Chip vorgesehen wer­ den können.
T. Shibata und T. Ohmi offenbaren in "A Functional MOS Tran­ sistor Featuring Gate-Level Weighted Sum and Threshold Ope­ rations", IEEE Transactions on Electron Devices, Band 39, Nr. 6, Seiten 1444 bis 1455, 1992, einen Neuronen-MOSFET-Tran­ sistor mit Mehrfachkondensatorkopplung, der in den Fig. 1A und 1B zum Zweck der Erläuterung mit zwei Eingangs­ gates gezeigt ist, die zum Verändern der Schwellspannung VT eines Transistors verwendet werden können. Das Potential des floatenden Gates Poly1 ist mit den zwei Poly2-Gates verbun­ den (ein Steuergate cg und ein Vorspannungsgate b), d. h. Vfg=Vcg.γg+Vb.γb, wobei γg und γb das Kopplungsver­ hältnis des Steuergates bzw. des Vorspannungsgates sind. Der Transistor wird eingeschaltet, wenn Vfg über der Schwell­ spannung Vt0 ist (von dem floatenden Gate aus gesehen). Die von dem Steuergate aus gesehene Schwellspannung ist dann VTcg=Vt0/γg-Vb.γb/γg. Durch Anlegen verschiedener Vor­ spannungen Vb (üblicherweise Vb=Vcc) und durch Konzipieren verschiedener Kopplungsverhältnisse kann der Schwellwert VTg variiert werden. Wenn z. B. γb=0 gilt, dann ist VTcg=VT0.γg, das höher sein kann als Vt0. Wenn γb=γb und Vb=Vcc, dann VTcg=Vt0/γg-Vcc, das negativ sein kann (d. h. im Verarmungsbereich). Dadurch kann für verschiedene Anwendungen ein großer Bereich von Schwellspannungen entwor­ fen werden.
Die obige Struktur erfordert jedoch einen großen Kopplungs­ bereich auf dem Feldoxid für die Transistoren mit der varia­ blen Schwellspannung und somit eine größere Fläche.
Die vorliegende Erfindung sieht eine MOSFET-Struktur vor, welche selbstpositionierende Polysilizium- und/oder vergra­ bene Diffusionsleitungen für die Kopplungskondensatoren ver­ wendet. Mit dieser Struktur ist die Schwellspannung VT über das Steuergate von positiv (Anreicherung) bis negativ (Vera­ rmung) abstimmbar, indem Vcc an ein Vorspannungsgate ange­ legt wird und das Kopplungsverhältnis des Steuergates und des Vorspannungsgates sorgfältig konzipiert werden. Dieses Schema ermöglicht das Vorsehen mehrerer Schwellspannungen VT auf einem Chip, ohne daß die Verarbeitung komplex wird.
Diese und weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich deutlicher aus der folgenden detail­ lierten Beschreibung beispielhafter Ausführungsformen und aus den Zeichnungen, in denen die Grundsätze der vorliegen­ den Erfindung dargelegt sind. In den Zeichnungen zeigen:
Fig. 1A und 1B ein Layout bzw. eine Schnittdarstellung einer bekannten MOSFET-Struktur mit variabler VT;
Fig. 2A und 2B zeigen ein Layout bzw. eine Schnittdarstellung einer Ausführungsform einer MOSFET-Struktur mit variabler und abstimmbarer VT gemäß der vorlie­ genden Erfindung; und
Fig. 3A und 3B zeigen ein Layout bzw. eine Schnittzeichnung einer anderen Ausführungsform einer MOSFET-Struk­ tur mit variabler und abstimmbarer VT ge­ mäß der vorliegenden Erfindung.
Die Fig. 2A und 2B zeigen eine MOSFET-Struktur, bei der gemäß der vorliegenden Erfindung ein Poly2/Poly1-Kondensator im Rahmen eines Prozeßablaufs für ein EPROM oder einen Flash-Speicher (flash memory) mit einem selbstpositionieren­ den Ätzverfahren (SAE=self aligned etch) hergestellt wird; d. h. die Ränder des Poly2-Steuergates und des Poly2-Vorspan­ nungsgates sind zu dem darunterliegenden floating Poly1-Gate selbstpositionierend, so daß die Gesamtgröße des Transistors minimiert wird. Der Poly2/Poly1-Kopplungsbereich liegt über dem Kanalbereich des Feldoxidbereichs.
Das Potential des floatenden Gates ist gegeben durch:
Vfg = Vg.γg + Vb.γb.
Für das Kopplungsverhältnis muß die Kanalkapazität berück­ sichtigt werden. Wenn Vfg in die Nähe der Schwellspannung (Vt0) kommt, beträgt die Schwellspannung aus der Sicht des Steuergates (VTcg) daher:
VTcg = Vt0/γg - Vb.γb/γg.
Durch richtiges Entwerfen der Kopplungsverhältnisse und An­ legen der richtigen Vorspannung (d. h. Vb=Vcc), kann die Schwellspannung (VTcg) von Vt0/γg (wenn Vb=0) bis Vt0/γg-Vcc (wenn γb=γb und Vb=Vcc) variiert werden, wie oben bereits erläutert wurde.
Im folgenden ist kurz ein Beispiel für den Entwurf eines MOSFET mit einer Schwellspannung Vt von Null erläutert. Es sei angenommen das Vt0=V, γg=0,5 und Vb=5 Volt, die Bedingung VTcg=0 führt zu γb=0,2. Die Strukturgröße kann dann aufgrund der gewünschten γg und γb und der Prozeß­ parameter ermittelt werden (z. B. der Dicken des Gateoxids und des Interpolyoxids).
Wie in den Fig. 3A und 3B gezeigt, kann die obige Struk­ tur weiter minimiert werden, wenn vergrabene n⁺-Bereiche in der MOSFET-Struktur als das Vorspannungsgate verwendet wer­ den. Der Steuergatekontakt kann dann auf der Poly2-Schicht liegen. Der vergrabene n⁺-Bereich kann auch als eine Verbin­ dungsleitung zu anderen Transistoren dienen.
Wenn auf dem floatenden Gate eine Ladung liegt, weicht die Schwellspannung VTcg von diesem Entwurf ab. Die Wafer aus der Herstellung müssen daher vor dem Sortieren mit UV-Licht bestrahlt werden, um durch den Prozeß induzierte Ladung aus­ zulöschen. Die Betriebsspannung des resultierenden MOSFET sollte niedrig genug sein, damit während der Lebensdauer der Struktur die Injektion heißer Elektroden auf niedrigem Pegel (d. h. ähnlich wie bei Lesestörungen bei einem EPROM) mini­ miert wird.
Der Übergang von der n-Wanne oder n-Mulde (n-well) zum floa­ tenden Gate kann ebenfalls als ein vergrabener Kopplungskon­ densator verwendet werden. Die Oberfläche der n-Mulde kann jedoch verarmt und/oder invertiert sein, wodurch die Kopp­ lungskapazität reduziert wird. Wenn ein vergrabener p⁺-Dif­ fusionsbereich in der n-Mulde hergestellt wird, kann eine negative Vorspannung für die Kopplung des floatenden Gates verwendet werden.
Im folgenden ist ein üblicher Prozeßablauf zum Herstellen von Strukturen gemäß der vorliegenden Erfindung beschrieben. Die sich nicht selbstpositionierenden Neuronen können genau­ so wie die CMOS-Strukturen mit Kapazitäten verarbeitet wer­ den, wobei Poly1 für die unteren Elektroden und die floaten­ den Gates und Poly2 für die oberen Elektroden und die Steu­ ergates verwendet wird. Selbstpositionierende Neuronen kön­ nen genauso wie CMOS-Flash-Speicher verarbeitet werden, mit einem zusätzlichen selbstpositionierenden Ätz-Maskierschritt (SAE-Maskierschritt). Zwei optionale Maskierschritte werden dazu verwendet, die vergrabene n⁺-Kopplung und die selbstpo­ sitionierenden Neuronen vorzusehen.
Der Prozeßablauf gemäß der Erfindung entspricht einem übli­ chen Prozeß für eine 0,35 µm CMOS-Logik durch VTP-Implanta­ tion. Das heißt, ein anfänglicher n-Mulden-Maskierschritt erleichtert das Implantieren der n-Mulde, gefolgt vom Wachs­ tum eines Kontaktoxids und einer darüber liegenden Nitrid­ schicht. Dann wird eine Maske für aktive Bereiche herge­ stellt, das Nitrid wird geätzt, und die Feldoxid-Trennberei­ che werden gezüchtet (Wachstum der Kristalle). Das Nitrid und das Kontaktoxid werden dann abgezogen, und eine Schicht aus Kupferoxid wird gezüchtet. Anschließend wird eine p-Feld/p-Mulden-Maske abgegrenzt, und die p-Mulden- und VTN-Implantationen werden durchgeführt. Dann werden die VTP-Mas­ kierung und -Implantationen durchgeführt.
Wenn eine vergrabenen n⁺-Kopplung erwünscht ist, wird als nächstes in einem optionalen Schritt eine vergrabene n⁺-Mas­ ke vorgesehen, und eine Arsenimplantation wird durchgeführt, um die vergrabenen n⁺-Kopplungsbereiche herzustellen. Wenn die vergrabenen n⁺-Kopplung nicht erwünscht ist, können die obigen Schritte der Maskierung des vergrabenen n⁺-Bereiches und der Arsenimplantation übersprungen werden. Dann wird eine Schicht aus Gateoxid mit einer Dicke von etwa 70 Ang­ ström gezüchtet, gefolgt von der Poly1-Ablagerung und der Dotierung. Danach wird eine Poly1-Maske hergestellt und die Poly1-Schicht wird geätzt, um die unteren Neuronen-Elektro­ den und die floatenden Gates der CMOS-Transistoren zu defi­ nieren. Dem Ätzen der Poly1-Schicht folgt die Ablagerung von Oxid/Nitrid/Oxid (ONO) und die Poly2-Ablagerung und Dotie­ rung. Danach wird eine Poly2-Maske hergestellt, und die Po­ ly2-Schicht wird geätzt, um die Neuronengates zu definieren und die CMOS-Bereiche zu öffnen.
Danach wird für die selbstpositionierenden Neuronengates ein optionaler SAE-Maskierschritt durchgeführt, in dem das ONO und dann das Polyl sequentiell plasmageätzt wird, wie dies bei den Herstellungsverfahren für Flash-Speicher üblich ist. In diesem Fall ist die Außenkante (siehe z. B. Fig. 2A) der Poly2-Kopplungsgates selbstpositionierend zu dem darunter­ liegenden Poly1-Gate, und die Gesamtgröße des Neuronen-Tran­ sistors wird im Vergleich zu dem Fall minimiert, daß kein selbstpositionierendes Verfahren verwendet wird.
Der Herstellungsablauf geht dann entsprechend den üblichen Techniken zum Herstellen einer 0,35 µm CMOS-Logik weiter.
Man muß verstehen, daß bei der Umsetzung der Erfindung zahl­ reiche Alternativen zur den hier beschriebenen Ausführungs­ formen der Erfindung vorgesehen werden können. Der Bereich der Erfindung wird durch die folgenden Ansprüche definiert, und alle Strukturen sowie Verfahren innerhalb des Bereichs dieser Ansprüche sowie ihre Äquivalente gehören zur Erfin­ dung.
Die in der vorstehenden Beschreibung, den Ansprüchen und der Zeichnung offenbarten Merkmale können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.

Claims (2)

1. MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung, mit folgenden Merkmalen:
einem aktiven Bereich eines Halbleitersubstrats mit eines ersten Leitfähigkeitstyps, wobei der aktive Bereich zwischen Oxid-Trennbereichen (FOX) ausgebil­ det ist;
ersten und zweiten, mit Zwischenraum angeordneten Source/Drain-Bereichen eines zweiten Leitfähigkeits­ typs, der zum ersten Leitfähigkeitstyp entgegenge­ setzt ist, die in dem aktiven Bereich ausgebildet sind, um einen Kanalbereich zwischen diesen zu bil­ den;
einer Schicht aus Gateoxid, die über dem aktiven Be­ reich ausgebildet ist;
einem leitenden floatenden Gate (Poly1), das auf dem Gateoxid über dem Kanalbereich ausgebildet ist;
einem leitenden Steuergate (Poly2), das über dem floatenden Gate und durch dielektrisches Material von dem floatenden Gate getrennt ausgebildet ist, wobei das Steuergate so angeschlossen ist, daß es eine Steuerspannung empfangen kann; und
einem leitenden Vorspannungsgate (Poly2), das über dem floatenden Gate und durch ein dielektrisches Ma­ terial von dem floatenden Gate getrennt ausgebildet ist, wobei das Vorspannungsgate mit einem Zwischen­ raum zu dem Steuergate angeordnet und so angeschlos­ sen ist, daß es eine Vorspannung empfangen kann.
2. MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung, mit folgenden Merkmalen:
ersten und zweiten mit Zwischenraum angeordneten Oxid-Trennbereichen (FOX), die in einem Halbleiter­ substrat ausgebildet sind, um einen Substratbereich dazwischen einzugrenzen, wobei das Halbleitersubstrat einen ersten Leitfähigkeitstyp hat;
einem dritten Oxid-Trennbereich (FOX), der in dem Substratbereich mit Zwischenraum zu dem ersten Oxid-Trenn­ bereich und dem zweiten Oxid-Trennbereich ausge­ bildet ist, um einen aktiven Substratbereich zwischen dem ersten und dem dritten Oxid-Trennbereich und
einen Kopplungs-Substratbereich zwischen dem zweiten und dem dritten Oxid-Trennbereich zu definieren; ersten und zweiten mit Zwischenraum angeordneten Source/Drain-Bereichen (n+) eines zweiten Leitfähig­ keitstyps, der zum ersten Leitfähigkeitstyp entgegen­ gesetzt ist, die in dem aktiven Substratbereich ausgebildet sind, um einen Kanalbereich zwischen die­ sen einzugrenzen;
einem Vorspannungs-Gatebereich (n+) des zweiten Leit­ fähigkeitstyps, der in dem Kopplungs-Substratbereich ausgebildet ist, wobei der Vorspannungsgatebereich so angeschlossen ist, daß er eine Vorspannung empfangen kann;
ersten und zweiten Oxidschichten, die auf dem aktiven Substratbereich bzw. dem Kopplungs-Substratbereich ausgebildet sind;
einem leitenden floatenden Gate (Poly1), das auf den ersten und zweiten Oxidschichten ausgebildet ist und sich über den dritten Oxid-Trennbereich erstreckt; und
einem leitenden Steuergate (Poly2), das über dem floatenden Gate und durch ein dielektrisches Material von dem floatenden Gate getrennt ausgebildet und so angeschlossen ist, daß es eine Steuerspannung empfan­ gen kann.
DE19750137A 1997-05-15 1997-11-12 MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung Expired - Fee Related DE19750137B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/857,156 1997-05-15
US08/857,156 US5814856A (en) 1997-05-16 1997-05-16 Variable and tunable VT MOSFET with poly and/or buried diffusion

Publications (2)

Publication Number Publication Date
DE19750137A1 true DE19750137A1 (de) 1998-11-19
DE19750137B4 DE19750137B4 (de) 2005-12-22

Family

ID=25325323

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19750137A Expired - Fee Related DE19750137B4 (de) 1997-05-15 1997-11-12 MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung

Country Status (3)

Country Link
US (1) US5814856A (de)
KR (1) KR100299556B1 (de)
DE (1) DE19750137B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006060342A1 (de) * 2006-12-20 2008-06-26 Texas Instruments Deutschland Gmbh CMOS-Transistor

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211016B1 (en) * 1998-03-23 2001-04-03 Texas Instruments-Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
US6127698A (en) * 1998-03-23 2000-10-03 Texas Instruments - Acer Incorporated High density/speed nonvolatile memories with a textured tunnel oxide and a high capacitive-coupling ratio
US6204124B1 (en) * 1998-03-23 2001-03-20 Texas Instruments - Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
US6184087B1 (en) * 1998-03-23 2001-02-06 Shye-Lin Wu Method for forming high density nonvolatile memories with high capacitive-coupling ratio

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713677A (en) * 1985-02-28 1987-12-15 Texas Instruments Incorporated Electrically erasable programmable read only memory cell including trench capacitor
JP3122756B2 (ja) * 1991-01-12 2001-01-09 直 柴田 半導体装置
JP3098629B2 (ja) * 1992-09-18 2000-10-16 株式会社日立製作所 強誘電体トランジスタ、それを用いた半導体記憶デバイス、半導体応用機器及び人工知能システム
WO1995031043A2 (en) * 1994-05-06 1995-11-16 Philips Electronics N.V. Semiconductor device for the summation of a number of weighted input signals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006060342A1 (de) * 2006-12-20 2008-06-26 Texas Instruments Deutschland Gmbh CMOS-Transistor

Also Published As

Publication number Publication date
KR19980086415A (ko) 1998-12-05
US5814856A (en) 1998-09-29
KR100299556B1 (ko) 2001-11-15
DE19750137B4 (de) 2005-12-22

Similar Documents

Publication Publication Date Title
DE3110477C2 (de)
EP0103043B1 (de) CMOS-Speicherzelle mit potentialmässig schwebendem Speichergate
DE2661098C2 (de)
DE3816002C2 (de)
DE102008038552B4 (de) Vertikaldiode unter Verwendung von Silizium, ausgebildet durch selektives epitaxiales Aufwachsen
DE3011982C2 (de)
DE19531629C1 (de) Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE2700873A1 (de) Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren
DE3012363A1 (de) Mos-vorrichtung und verfahren zu deren herstellung.
DE4332074A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
CH661150A5 (de) Verfahren zum erzeugen einer schmalen nut in einem substratgebiet, insbesondere einem halbleitersubstratgebiet.
DE3930016C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE4139039C2 (de) MOS-Halbleitervorrichtung
DE3424181A1 (de) Cmos verfahren zur herstellung integrierter schaltungen, insbesondere dynamischer speicherzellen
DE3224287A1 (de) Herstellungsverfahren fuer eine halbleitervorrichtung
DE19710233A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE68923742T2 (de) Halbleiteranordnung mit einem Gebiet für Speicherzellen und mit peripherischer Schaltung und Herstellungsverfahren dafür.
DE3140268A1 (de) Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung
DE69837028T2 (de) Herstellungsverfahren eines festwertspeichers das den epromprozess mit dem standard-cmos-prozess kombiniert
DE4447149A1 (de) Vollständig eingeebneter konkaver Transistor
DE3932445C2 (de) Komplementäre Halbleitereinrichtung mit einem verbesserten Isolationsbereich
DE19750137A1 (de) MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung
DE3119137A1 (de) Halbleiter und verfahren zu deren herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140603