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Die
Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung
mit einem Halbleiterkörper,
dessen eine Oberfläche
mit einem Transistorpaar in Form eines n-Kanal-MOS-Transistors in
einem ersten aktiven Gebiet und eines p-Kanal-MOS-Transistors in einem zweiten aktiven
Gebiet in Kombination mit einer nichtflüchtigen Speicherzelle in der
Form eines MOS-Transistors mit einem floatenden Gate in einem dritten
aktiven Gebiet versehen ist. Üblicherweise
ist der MOS-Transistor mit einem floatenden Gate ein n-Kanal-Transistor,
aber er kann natürlich
auch ein Transistor mit einem p-Kanal sein. Ein solches Verfahren
ist unter anderem in
US-Patent 5.395.778 offenbart,
im Namen des aktuellen Anmelders. In dem genannten Patent wird eine
Beschreibung eines Verfahrens gegeben, das sehr vorteilhaft in der
Herstellung einer integrierten Schaltung mit einem eingebetteten
nicht-flüchtigen
Speicher verwendet werden kann, wobei in dem Verfahren ein Standard-CMOS-Prozess
für die
Logik zur digitalen Signalverarbeitung verwendet wird, um eine solche Schaltung „auf dem
Chip" mit einem
Speicher durch Addieren so weniger extra Schritte wie möglich zu schaffen.
Um die Eigenschaften des Speichers zu optimieren, beispielsweise
was die Schreibeffizienz angeht, ohne die Eigenschaften der Logik
ungünstig zu
beeinflussen, werden in einer ersten Serie von Schritten der Hauptteil
des Speichertransistors mit dem floatenden Gate und die Source-
und Drainzonen gebildet, während
das Gebiet, in dem in einer späteren
Stufe die Logik geschaffen wird, von einer Schicht aus polykristallinem
(Poly) oder amorphem Silizium, aus dem das floatende Gate gemacht
wird, bedeckt bleibt.
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Die
verschiedenen Ausführungsformen
dieses bekannten Prozesses sind so, dass in der Logik Transistoren
des n-Kanal-Typs und des p-Kanal-Typs gebildet werden, wobei beide
Transistoren n-Typ dotierte Poly-Gateelektroden umfassen. Aber es
ist oft wünschenswert,
beispielsweise in Verbindung mit der Schwellenspannung des Transistors,
dass der n-Kanal-Transistor ein n-Typ-Gate hat und der p-Kanal-Transistor
ein p-Typ-Gate hat. Wenn ein n-Typ-Gate in dem p-Kanal-Transistor
verwendet wird, wird oft ein vergrabener Kanal gebildet, wovon als
Ergebnis eine zusätzliche
Spannung notwendig ist, um den Transistor in den Sperrzustand zu
bringen. Dies kann unerwünscht
sein, besonders, wenn die Kanallänge
sehr klein ist, beispielsweise 0,5 μm oder weniger, in welchem Fall
auch eine niedrigere Versorgungsspannung verwendet wird.
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Es
ist eine Aufgabe der Erfindung, unter anderem ein Verfahren zu schaffen,
mit dessen Hilfe eine integrierte Schaltung, beispielsweise ein
Mikrocontroller, erhalten werden kann, in der die Kombination von
CMOS-Logik und eines nichtflüchtigen
Speichers optimiert ist, und in der die komplementären Transistoren
der Logik mit Gateelektroden des komplementären Leitfähigkeitstyps versehen werden.
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Um
dies zu erreichen, ist ein Verfahren der eingangs erwähnten Art
gemäß der Erfindung
durch die folgenden Schritte gekennzeichnet:
- – Aufbringen
eines Gate-Dielektrikums auf die Oberfläche des Halbleiterkörpers in
den ersten, zweiten und dritten aktiven Gebieten;
- – Bilden
einer Halbleiterschicht mit einer relativ niedrigen Dotierungskonzentration
auf dem Gate-Dielektrikum;
- – Aufbringen
einer Maske, die das floatende Gate in der Halbleiterschicht definiert
und die die Teile der Halbleiterschicht des ersten und des zweiten aktiven
Gebiets maskiert;
- – Ätzen unmaskierter
Teile der Halbleiterschicht und dabei Bilden des floatenden Gates
und Entfernen der Halbleiterschicht, die sich über Oberflächenteilen des dritten aktiven
Gebiets neben dem floatenden Gate befindet, während das erste und das zweite
aktive Gebiet komplett von der Halbleiterschicht bedeckt bleiben;
- – Einbringen
eines Dotierstoffs mit einer relativ hohen Dotierungskonzentration
in die unbedeckten Teile des dritten aktiven Gebiets, um so Source- und
Drainzonen eines spezifischen Leitfähigkeitstyps für den MOS-Transistor
mit dem floatenden Gate zu erhalten, wobei während diesen Dotierungsschritts
die Teile, die sich über
dem ersten und dem zweiten aktiven Gebiet befinden, gegen Dotierung
maskiert werden;
- – Bilden
der Gates des n-Kanal-MOS-Transistors und des p-Kanal-MOS-Transistors und Schaffen der
n-Typ-Source- und Drainzonen des n-Kanal-MOS-Transistors und der
p-Typ-Source- und Drainzonen des p-Kanal-MOS-Transistors durch lokales
Einbringen von (einem) Dotierstoff(en);
- – Versehen
der strukturierten Halbleiterschicht, die sich über dem ersten aktiven Gebiet
befindet, mit einem n-Typ-Dotierstoff und der strukturierten Halbleiterschicht,
die sich über
dem zweiten aktiven Gebiet befindet, mit einem p-Typ-Dotierstoff.
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Es
sei bemerkt, dass das Gate-Dielektrikum nicht notwendigerweise eine
einheitliche Schicht sein muss. Die Schicht kann beispielsweise
lokal sehr dünn
sein und in dem Fall eines EEPROMs ein Tunneloxid bilden.
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Der
Speicher kann optimiert werden und gleichzeitig kann Verschlechterung
der Eigenschaften der Transistoren der Logik verhindert werden,
wie in dem oben erwähnten
US-Patent 5.395.778 beschrieben,
indem zuerst die obigen Schritte für die Herstellung des nicht-flüchtigen
Speichers ausgeführt
werden, während
das Oberflächengebiet,
wo die Logik geschaffen wird, mit Poly- oder amorphem Silizium maskiert
wird, und anschließend
die Transistoren der Logik geschaffen werden. Durch zusätzliches
erfindungsgemäßes Einsetzen
einer Halbleiterschicht (Poly- oder amorphes Silizium) mit einer
relativ niedrigen Dotierungskonzentration und Maskierung dieser
Schicht an dem Ort der Logik während der
Source/Drain-Implantation in der Speicherzelle ist es ausgeschlossen,
dass diese relativ hohe Dotierungskonzentration die maskierten Teile
der Polyschicht erreicht. Deshalb kann in einer späteren Stufe in
dem Prozess dem Gate des p-Kanal-MOS-Transistors eine p-Typ-Dotierung und dem
Gate in dem n-Kanal-MOS-Transistor kann eine n-Typ-Dotierung gegeben
werden.
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Eine
Ausführungsform
des erfindungsgemäßen Verfahrens,
in der die Anzahl der Prozessschritte minimiert ist, ist dadurch
gekennzeichnet, dass das Gate des n-Kanal-MOS-Transistors zur gleichen Zeit dotiert
wird wie die n-Typ-Source- und Drainzonen des n-Kanal-MOS-Transistors,
und dass das Gate des p-Kanal-MOS-Transistors zur gleichen Zeit
dotiert wird wie die p-Typ-Source- und Drainzonen des p-Kanal-MOS-Transistors.
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Unter
bestimmten Bedingungen kann es vorteilhaft sein, ein p-Typ-floatendes Gate zu
verwenden, aber üblicherweise
wird ein n-Typ floatendes Gate verwendet. Deshalb ist eine weitere
Ausführungsform
des erfindungsgemäßen Verfahrens
dadurch gekennzeichnet, dass die Halbleiterschicht mit einer relativ
schwachen n-Typ-Dotierungskonzentration versehen wird, wobei das
Gebiet der Halbleiterschicht, das das Gate des p-Kanal-MOS-Transistors bildet, neu dotiert
wird, indem man ihm eine p-Typ-Dotierung gibt.
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Die
Erfindung kann vorteilhaft in Speichern verwendet werden, die durch
Beleuchten mit UV-Licht gelöscht
werden. Eine weitere wichtige Ausführungsform des erfindungsgemäßen Verfahrens, die
unter anderem verwendet werden kann, wenn der Speicher elektrisch
gelöscht
werden kann, ist dadurch gekennzeichnet, dass die Speicherzelle mit
einer Steuerelektrode versehen wird, die sich über dem floatenden Gate befindet
und die von dem genannten Gate durch eine dazwischenliegende elektrisch
isolierende Schicht getrennt ist, eine zweite Halbleiterschicht
für die
Steuerelektrode geschaffen wird, wobei die Halbleiterschicht an
den Orten des ersten und des zweiten aktiven Gebiets mit der oben
erwähnten ersten
Halbleiterschicht eine kontinuierliche Halbleiterschicht bildet
und die Gates des n-Kanal-MOS-Transistors und des p-Kanal-MOS-Transistors
aus dieser gemeinsamen Halbleiterschicht gebildet werden. Eine bevorzugte
Ausführungsform
ist dadurch gekennzeichnet, dass die zweite Halbleiterschicht durch
Deposition einer ersten Teilschicht und einer zweiten Teilschicht
geschaffen wird, nach der ersten Depositionsoperation und vor der
zweiten Depositionsoperation Teile der ersten Teilschicht, die sich über dem
ersten und dem zweiten aktiven Gebiet befinden, entfernt werden,
sodass am Ort dieser aktiven Gebiete die zweite Teilschicht direkt
auf die erste Halbleiterschicht deponiert wird. Vorzugsweise sind
die erste Halbleiterschicht und die erste und die zweite Teilschicht
der zweiten Halbleiterschicht gleich oder im Wesentlichen gleich
dick, weil dies die Definition der Gates der Transistoren günstig beeinflusst.
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Diese
und andere Aspekte der Erfindung werden deutlich aus und erläutert mit
Bezug auf die hiernach beschriebenen Ausführungsformen.
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In
der Zeichnung zeigen:
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1 – 10 eine
Querschnittsansicht einer Halbleiteranordnung während verschiedener Stufen
ihrer Herstellung mithilfe eines erfindungsgemäßen Verfahrens.
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Als
Startmaterial wird ein Halbleiterkörper 1 mit einem Gebiet 2 eines
spezifischen Leitfähigkeitstyps,
in diesem Beispiel der n-Typ, verwendet, das an die Oberfläche 3 angrenzt.
Genanntes Gebiet 2 kann durch eine relativ leicht dotierte
epitaktische Schicht mit einer Dicke von näherungsweise 4 μm und einem
spezifischen Widerstand von beispielsweise 10 Ohm·cm auf
einem hoch dotierten p-Typ-Substrat gebildet werden. Das Gebiet 2 wird auf
eine übliche
Weise mit einem Muster von dickem Feldoxid 4 versehen,
das über
mindestens einem Teil seiner Dicke in den Halbleiterkörper 1 eingelassen ist.
Das Feldoxid 4 definiert drei aktive Gebiete 5, 6 und 7 in
dem Oberflächengebiet 2.
Wie in der Folge beschrieben wird, wird ein n-Kanal-MOS-Transistor in
dem ersten aktiven Gebiet 5 geschaffen, ein p-Kanal-MOS-Transistor
wird in dem zweiten aktiven Gebiet 6 geschaffen und eine
Speicherzelle in der Form eines n-Typ-MOS-Transistors mit einem
floatenden Gate wird in dem dritten aktiven Gebiet 7 geschaffen. Für den p-Kanal-MOS-Transistor wird
das aktive Gebiet 6 üblicherweise
mit einer n-Typ-Wanne 8 versehen. Wenn nötig, kann
das aktive Gebiet ähnlich
mit einer p-Typ-Wanne (in der Zeichnung nicht gezeigt) versehen
werden. Mittels Oxidation wird die Oberfläche 3 mit einer Oxidschicht 9 mit
einer Dicke von beispielsweise 12 nm versehen, die das Gateoxid
der zu schaffenden MOS-Transistoren
bildet. Anschließend wird
eine Halbleiterschicht 10 aufgebracht, aus der, in einer
späteren
Stufe, die Gateelektroden der Transistoren gebildet werden. Um diese
Schicht von anderen zu schaffenden Schichten zu unterscheiden, wird diese
im Folgenden als Poly I bezeichnet. Es sei bemerkt, dass für die Schicht 10 und
für die
anderen zu schaffenden Siliziumschichten beispielsweise amorphes
Silizium an Stelle von polykristallines Silizium verwendet werden
kann. Die Dicke der Poly I-Schicht 10 ist beispielsweise
150 nm. Durch die Implantation von P-Ionen mit einer Implantationsdosis
von 2·1014 pro cm2 wird eine
relativ leicht n-Typ dotierte Schicht 10 erhalten. Durch
Deposition aus der Gasphase wird die Schicht 10 mit einer
Schicht 11 versehen, die eine Maske gegen Oxidation schafft,
in diesem Beispiel eine Schicht aus Siliziumoxinitrid mit einer
Dicke von 35 nm. Die Stufe der Herstellung der Anordnung ist in 1 gezeigt.
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Anschließend wird
eine Fotolackschicht aufgebracht, aus der eine Maske 12 (2)
gebildet wird, die komplett das erste und das zweite aktive Gebiet 5 beziehungsweise 6 bedeckt
und die das floatende Gate der Speicherzelle in dem aktiven Gebiet 7 definiert.
Die Teile der Oxinitridschicht 11 und der Poly I-Schicht 10,
die nicht durch die Maske 12 maskiert sind, werden durch Ätzen entfernt,
wobei dabei das floatende Gate 13 der Speicherzelle gebildet
wird. Anschließend
werden durch Implantation von As-Ionen die Source- und Drainzonen 14 und 15 der
MOS-Transistoren mit einem floatenden Gate neben dem floatenden
Gate geschaffen, wobei genannte Zonen eine Dotierungskonzentration
von beispielsweise 3·1015 Atomen pro cm2 haben.
Während dieses
Implantationsschritts ist die Poly I-Schicht in den aktiven Gebieten 5 und 6 durch
die Fotolackschicht 12 maskiert, sodass die Dotierungskonzentration
in diesen Teilen der Poly I-Schicht relativ niedrig bleibt und die
Polyschicht in einer späteren
Stufe in dem Prozess neu dotiert werden kann. Nach der Implantation
der Source und der Drain des Speichertransistors wird die Fotolackmaske 12 entfernt.
Anschließend
werden in einem Oxidationsschritt die Seitenwände der Poly I-Schichten mit einer
dünnen Oxidschicht 16 mit
einer maximalen Dicke von näherungsweise
10 nm bedeckt. Während
dieses Oxidationsschritts ist die Oberseite der Polyschicht 10 durch die
Oxinitridschicht 11 gegen Oxidation maskiert. Die Dicke
des Oxids über
den Source- und Drainzonen 14, 15 kann sich etwas
erhöhen,
wie in 3 gezeigt, und das Oxid kann sich unter das floatende Gate 13 ausdehnen. 3 zeigt
die in dieser Stufe des Prozesses erhaltene Anordnung.
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Anschließend wird
die Oxinitridschicht 11 entfernt und das Ganze wird mit
einer neuen Siliziumoxinitridschicht 17 (4)
bedeckt, aus der in einer späteren
Stufe das Interpoly-Dielektrikum zwischen dem floatenden Gate und
der Steuerelektrode des Speichertransistors gebildet wird. Natürlich ist
es alternativ möglich,
anderes passendes elektrisch isolierendes Material für dieses
Interpoly-Dielektrikum zu verwenden. Die Dicke der Schicht 17 ist
beispielsweise 35 nm. Eine polykristalline oder amorphe Siliziumschicht 18 (Poly
II) wird durch Deposition aus der Gasphase in einer Dicke von 150
nm auf die Schicht 17 aufgebracht. Diese Schicht ist durch
Implantation von P-Ionen mit, in diesem Beispiel, einer Implantationsdosis
von 2·1014 Atomen pro cm2 n-Typ dotiert.
Wenn wünschenswert,
ist es alternativ möglich
eine andere, höhere
Implantationsdosis zu verwenden. Anschließend wird eine Fotolackmaske 19 aufgebracht,
die das Poly II in dem aktiven Gebiet 7 bedeckt und das
Poly II in den aktiven Gebieten 5 und 6 unbedeckt
lässt.
Die so erreichte Stufe ist in 4 gezeigt.
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Das
Poly II, das nicht von der Maske 19 bedeckt ist, wird dann
durch Ätzen
entfernt, d.h. alles Poly II, was sich über den aktiven Gebieten 5 und 6 befindet.
Anschließend
werden auch die freiliegenden Teile der Siliziumoxinitridschicht 17 entfernt,
sodass das Poly I der Schicht 10 in den aktiven Gebieten 5 und 6 frei
liegt. Nach diesen Ätzschritten
kann die Maske 19 entfernt werden, wie in 5 gezeigt. In
einer alternativen Ausführungsform
kann die Maske 19 nach dem Ätzen der Poly-Schicht 18 entfernt werden
wonach, unter Verwendung des verbliebenen Poly's der Schicht 18 als Maske,
die unmaskierten Teile der Oxinitridschicht 17 entfernt
werden.
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In
einem nachfolgenden Schritt wird eine dritte polykristalline oder
amorphe Siliziumschicht 20, als Poly II bezeichnet, deponiert,
siehe 6. Diese Schicht hat eine Dicke von 150 nm und
ist durch Implantation mit P-Ionen mit einer Implantationsdosis von
2·1014 pro cm2 mit einer
leichten n-Typ-Dotierung versehen. Es sei bemerkt, dass Poly II
in den aktiven Gebieten 5 und 6 eine zusammenhängende Schicht mit
Poly I bildet und die Poly III-Schicht in dem aktiven Gebiet 7 eine
zusammenhängende
Schicht mit Poly II bildet. Da die Dicken von Poly I und Poly II gleich
sind, ist die Dicke der Kombination von Poly I und Poly III in den
aktiven Gebieten 5 und 6 gleich der Dicke der
Kombination von Poly II und Poly III in dem Speichertransistor.
Dies hat den Vorteil, dass die Steuerelektrode der Speicherzelle
und die Gates der CMOS-Transistoren gleichzeitig mit Hilfe derselben fotolithografischen
Schritte strukturiert werden können,
wobei Probleme vermieden werden, die oft auftauchen, wenn Schichten
verschiedener Dicken gleichzeitig mit einem Muster versehen werden.
Zusätzlich
werden durch Schaffen der drei Polyschichten mit gleichen Dotierungskonzentrationen
im Wesentlichen homogene Schichten erhalten, während die Interface der Poly-Schichten
kaum, wenn überhaupt,
beispielsweise den Widerstand der Kombination Poly I, Poly II and
der Kombination Poly I, Poly III beeinflussen.
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In
einem nachfolgenden Schritt wird eine Ätzmaske (in der Zeichnung nicht
gezeigt) aufgebracht, die die Steuerelektrode der Speicherzelle,
die Gateelektrode des n-Kanal-MOS-Transistors
in dem aktiven Gebiet 5 und die Gateelektrode des p-Kanal-MOS-Transistors in dem
aktiven Gebiet 6 definiert. Das freiliegende Poly wird
in einer üblichen Weise
durch Ätzen
entfernt, wobei dabei die Steuerelektrode 21 (siehe 7)
in dem aktiven Gebiet 7, die Gateelektrode 22 in
dem aktiven Gebiet 5 und die Gateelektrode 23 in
dem aktiven Gebiet 6 gebildet werden. Nach Entfernen der Ätzmaske
werden die Wände
des Poly-Materials durch thermische Oxidation mit einer näherungsweise
10 nm dicken Oxidschicht 24 bedeckt. Die erhaltene Anordnung
in dieser Stufe des Prozesses ist in 7 gezeigt.
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Die
Teile der Oxinitridschicht 17, die nicht durch die Steuerelektrode 21 bedeckt
sind, können
in einem selektiven Ätzprozess
entfernt werden. Anschließend
wird eine Maske (in der Zeichnung nicht gezeigt) aufgebracht, die
die aktiven Gebiete 6 und 7 bedeckt und die das
aktive Gebiet 5 des n-Kanal-MOS-Transistors frei lässt. In
diesem Gebiet wird eine n-Typ-LDD-Implantation (Lightly Doped Drain
= schwach dotierte Drain) ausgeführt,
um die schwach dotierten n-Typ-Gebiete 25 und 26 in
dem aktiven Gebiet 5 zu erhalten. Die Maske wird entfernt
und eine neue Maske (auch nicht gezeigt) wird aufgebracht, die die
aktiven Gebiete 5 und 7 bedeckt und die das aktive
Gebiet 6 frei lässt.
Mit Hilfe einer schwachen Bor-Implantation werden in der n-Typ-Wanne 8 die
schwach dotierten LDD-Gebiete 27 und 28 geschaffen.
Nach Entfernen der Maske wird die in 8 gezeigte
Situation erreicht.
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In
einer nachfolgenden Stufe, in 9 gezeigt,
werden die Seitenwände
der Gateelektroden 21-23 mit „Spacern" 29 versehen. Diese Spacer
können
in einer üblichen
Weise gebildet werden, beispielsweise durch Deposition und anisotropes
Zurückätzen einer
Glasschicht. Als nächstes
wird das aktive Gebiet 6 des p-Kanal-MOS-Transistors mit
einer Maske 30 bedeckt. Durch Implantation von As-Ionen
mit einer Implantationsdosis von beispielsweise 4·1015 Atomen pro cm2 werden
die hoch dotierten Source- und Draingebiete 31 und 32 des
n-Kanal-MOS-Transistors geschaffen. Dieser Implantationsprozess
wird auch in die Gateelektroden 21 und 22 ausgeführt, sodass
diese Elektroden hoch mit einem n-Typ-Dotierstoff dotiert sind. Anschließend kann
die Maske 30 entfernt und durch die Maske 33 (siehe 10)
ersetzt werden, die die aktiven Gebiete 5 beziehungsweise 7,
den n-Kanal-MOS-Transistor
und die Speicherzelle, bedeckt und die das aktive Gebiet des p-Kanal-MOS-Transistors frei
lässt. Durch
die Implantation von B-Ionen mit einer Implantationsdosis von 4·1015 pro cm2 werden
die hoch dotierten p-Typ-Source- und Drainzonen 34 und 35 des p-Kanal-MOS-Transistors
geschaffen. Gleichzeitig wir die Gateelektrode 23 durch
die Implantationsdosis neu dotiert, sodass die Gateelektrode 23 p-Typ-leitend
wird. Nach der Implantation kann die Maske 33 entfernt
werden, wonach die Anordnung weiteren Standardoperationen ausgesetzt
werden, wie, wenn nötig,
der Bildung von Metallsiliziden in dem Halbleiterkörper 1 und
auf verschiedenen Poly-Pfaden, das Aufbringen einer Glasschicht,
die Bildung von Kontakten durch diese Glasschicht und das Schaffen
der Verbindung zwischen verschieden Schaltungselementen. Diese Schritte
sind allgemein bekannt und deshalb nicht in der Zeichnung gezeigt.
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Der
hierin beschriebene Prozess ist insbesondere für integrierte Schaltungen mit
einem „eingebetteten" Speicher wichtig.
Wie in der Beschreibung beschrieben, können die Eigenschaften des
Speichers ohne Verschlechterung der Eigenschaften der CMOS-Logik durch Herstellen
des Hauptteils des Speichers bevor der CMOS-Prozess ausgeführt wird optimiert
werden. Es sei insbesondere bemerkt, dass die Verwendung einer Poly
I-Schicht mit einer
relativ niedrigen Dotierungskonzentration, was keinen negativen
Effekt auf die floatende Gateelektrode hat, und das lokale Maskieren
der Poly I-Schicht gegen die schwere Source/Drain-Implantation in
dem Speicher es ermöglicht,
in dem p-Kanal-MOS-Transistor ein
p-Typ-dotiertes Gate zu bilden. Dies hat den wichtigen Vorteil,
dass die Schwellenspannung in dem p-Kanal-MOS-Transistor niedrig
ist, sodass der Transistor, sogar bei einer relativ niedrigen Versorgungsspannung,
in den nicht-leitenden Zustand gebracht werden kann.
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Es
ist offensichtlich, dass die Erfindung nicht auf das oben beschriebene
Beispiel beschränkt
ist, und dass, im Rahmen der Erfindung, für Fachleute viele Variationen
möglich
sind. Beispielsweise kann die Halbleiterschicht, aus der das floatende
Gate gebildet wird, alternativ von p-Typ-sein kann, wobei genannte
Schicht, d.h. mindestens der Teil, der das Gate des n-Kanal-MOS-Transistors
bildet, während der
Implantation der n-Typ-Source-
und Drainzonen neu dotiert wird. Die Erfindung kann auch vorteilhaft in
Aus führungsformen
ohne der LDD-Implantation in den CMOS-Transistoren verwendet werden.
Anstelle der Maske 12 ist es alternativ möglich, die
Oxinitridschicht 11 als Implantationsmaske zu verwenden,
um auszuschließen,
dass die schwere As-Implantation für die Source/Drain-Zonen 14, 15 die
Poly I-Schicht in den aktiven Gebieten 5 und 6 erreicht.
Die Dicke der Schicht 11 und die Implantationsenergie sollten aufeinander
abgestimmt sein.