DE3224287A1

DE3224287A1 - Herstellungsverfahren fuer eine halbleitervorrichtung

Info

Publication number: DE3224287A1
Application number: DE19823224287
Authority: DE
Inventors: Tugunari Kawasaki Iwamoto; Hideo Yokohama Noguchi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-06-30
Filing date: 1982-06-28
Publication date: 1983-01-13
Also published as: DE3249828A1; GB2102623A; US4608748A; DE3224287C2; GB2102623B

Description

TOKYO SHIBAURA DENKI KABUSHIKI KAISHA Kawasaki-shi / Japan

Herstellungsverfahren für eine Halbleitervorrichtung

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, insbesondere einer aus MOS-FETs bestehenden Speicherschaltung. ·

ι Halbleitervorrichtungen, wie sie in den Fig. 1 bis 3 ι gezeigt sind, sind beispielsweise aus der veröffentlichten japanischen Patentanmeldung 56-3688 bekannt. Fig. 1 zeigt eine Draufsicht auf einen Ausschnitt der Halbleitervorrichtung; Fig. 2 ein Ersatzschaltbild davon und : Fig. 3 einen aus der Linie III-III in Fig. 1 geführten

Schnitt. Ein Gateisolationsfilm 12 und eine Gateelektrode 14 sind auf der Halbleitervorrichtung auf einem j p-Halbleitersubstrat 10 gebildet. Ein N -Bereich 16 ist zwischen Gateelektroden durch Diffusionsvorgang hergej "stellt. In der in Fig. 1 gezeigten Schaltung sind MOS-Transistoren Q.., Q₂₁ und Q₃₁ und weitere MOS-Transistoren Q₁₂' Q-22 ^unc^ °-32 ^{in Reihe} geschaltet. Die Ladetransistoren sind nicht dargestellt,

Die Anzahl von Gates in der Halbleitervorrichtung hängt von der Verwendung durch einen Anwender ab. Um beispielsweise den MOS-Transistor Q₂₂ wirkungslos' und damit

die Anzahl von Eingängen um eins kleiner zu machen, werden mit Hilfe einer ionenimplantierten Schicht 18

Source und Drain des MOS-Transistors 22 kurzgeschlossen.

Diese bekannten Halbleitervorrichtungen werden mit einem Herstellungsverfahren erzeugt, das in den Fig. 4A bis 4E angedeutet ist. Bei diesem Herstellungsverfahren wird der Vorgang der Ionenimplantation jedoch in der Anfangsstufe der Plättchenbehandlung vorgenommen. Dies führt zu einer Verzögerung des vorgegebenen AuswurfZeitpunktes.

Es soll nun ein Herstellungsgang der bekannten HaIbleitervorrichtung anhand der Fig. 4A bis 4E beschrieben werden. Mit Fig. 4A wird ein Feldoxidfilm 24 von 8000 bis 15000 A Dicke auf einem p-Halbleitersubstrat erzeugt. Der Feldoxidfilm 24 wird in dem aktiven Bereich, in welchem Elemente gebildet werden sollen, entfernt. In diesem Bereich wird ein SiO₃-FiIm 26

für den Gateoxidfiim von 500 bis 1000 Ä Stärke durch thermische Oxidation gebildet. Mit einer Fotowiderstandsmaske auf der Oberfläche des Halbproduktes werden N-Störstellenionen in einem Bereich des HaIb-Produktes implantiert, wo ein Kanal eines Verarmungs-MOS-Transistors gebildet wird, so daß dadurch N-Störstellenbereiche 28a bis 28c entstehen. Die Verarmungs-MOS-Transistoren werden als Lade-MOS-Transistor Q₀ verwendet, die als Treiberabschnitt in einem Inverter dienen, und auch als Elemente Q^ und Q_n-1 zum Speichern von "0" im Speicherbereich. Der N-StörStellenbereich 28a dient für den Lade-MOS-Transistor und die Bereiche 28b und 28c für die Verarmungstype in den Treiber(Speicher)-MOS-Transistoren.

Daten werden dadurch gespeichert, daß bestimmte

Elemente wie Q₀ und Q _₁ entsprechend den Speicherin- ; halten in Verarmungstype verwandelt werden. Wo im Speicherbereich n-Störstellen zur Bildung der Verarmungselemente implantiert werden, wird durch Vorgabe des Anwenders bestimmt. Es wird eine Maske, die für diese Implantierung verwendet wird, hergestellt.

Eine Polysiliciumschicht für die Gateelektrode von 3000 bis 4000 Ä" Stärke wird dann auf dem SiO₂-FiIm 26 abgelagert. Das Gate des Lade-MOS-Transistors Q₀ des Treiberabschnitts wird mit seiner Source in einer verdeckt liegenden Kontaktierung kurzgeschlossen, wie in Fig. 4B gezeigt. Dies geschieht dadurch, daß im voraus ein Teil des SiO₂-Oxidfilms 26 in dem Bereich, wo die Source des Ladetransistors Q_Q gebildet wird, entfernt und dann Polysilicium abgelagert wird. Nach der Musterbildung der Polysiliciumschicht durch ein • Fotoätzverfahren wird der SiO₂-FiIm 26 mit einer Maske der Polysiliciumschicht weggeätzt, wodurch Gateoxidfilme 12_Λ bis 12 und Gateelektroden 14_Λ bis 14

On On

entstehen. In der nächsten Stufe wird mit¹ der Maske der Gateelektroden 12» bis 12 ein N-Störstellenmaterial ■ Un

in das Halbfertigprodukt diffundiert, um die Drain-Bereiche 30» bis 30 und die Source-Bereiche 32_n bis On o

32 der MOS-Transistoren Q₀ bis Q herzustellen. Da η On

der Lade-MOS-Transistor Q_n und die bestimmten Transi-

. stören Q„ und Q _Λ der Treiber-MOS-Transistoren n- z n—1

Ionen in den Kanalbereich zwischen Source und Drain in dem oben beschriebenen Verfahrensschritt injiziert bekommen haben, handelt es sich um Verarmungstransistoren. Die übrigen Transistoren sind Anreicherungstransistoren (Fig. 4B).

Es wird dann ein SiO₃-FiIm 34 von 2000 bis 6000 A auf dem Halbleitersubstrat als Schutzfilm gebildet, wie in

Pig. 4C dargestellt. Kontaktlöcher 36 für Leiterverbindungen werden durch Fotoätzen im Drain-Bereich 30_ und im Source-Bereich 32_Q des Lade-MOS-Transistors Q₀ und im Source-Bereich 32 des Transistors Q hergestellt.

Wie Fig. 4D zeigt, wird auf dem Halbleitersubstrat anschließend eine Oberflächenglättungsschicht 38 von 5000 bis 7000 Ä Dicke hergestellt. Um die Kontaktlöcher 36 für die Leitungsverbindung herzustellen, wird dio Oberflächenglättungsschicht 38 geätzt. Im Aufdampfverfahren wird, wie Fig. 4E zeigt, Aluminium niedergeschlagen und zur Bildung einer V_DD-Speisungselektrode 40, einer Ausgangselektrode 42 und einer V_g„-Elektrode 44 geätzt. Über die gesamte Oberfläche wird dann ein Schutzfilm gebreitet, und es werden Klebeansätze außen angebracht. Damit ist der Herstellungsvorgang eines derartigen Chips beendet.

Die Funktionsweise einer so hergestellten Halbleitervorrichtung wird nun beschrieben. Die Halbleitervorrichtung erzeugt die Inhalte des ausgewählten Transistors an der Ausgangselektrode 42 aufgrund des den Gateelektroden 14„ bis 14 der Treiber-MOS-Transistoren

in

zugeführten Auswahlsignals. Wenn der Transistor Q₁ ausgewählt ist und nur die Gateelektrode 14,. sich auf niedrigem Potential befindet, ist der Kreis elektrisch • durch den Transistor Q₁ abgetrennt, weil dieser Transistor ein Anreicherungstransistor ist. Somit befindet sich das Ausgangssignal auf Potential der Speisungsquelle. Dies bedeutet, daß im Transistor Q₁ der logische Wert "1" gespeichert ist. Wenn der Transistor Q₂ ausgewählt ist und nur die Gateelektrode 14„ sich auf niedrigem Potential befindet, d.h. etwa 0 V, dann besteht im Transistor Q₂ ein Kurzschluß zwischen Source

und Drain, weil dieser Transistor ein Verarmungstran-Sistor ist. Damit bleibt der leitfähige Zustand des Kreises erhalten, wird also nicht gesperrt. Das Ausgangssignal ist deshalb auf niedrigem Potential, was bedeutet, daß der Transistor Q₂ den logischen Wert "0" gespeichert hat. Auf diese Weise sind im Speicherbereich Daten dadurch gespeichert, daß die MOS-Transistoren Q₁ bis Q in zwei Typen unterteilt sind, nämlich Anreicherungstransistoren und Verarmungstransistoren.

Beim herkömmlichen Herstellungsverfahren wird die Störstellenimplantation in den Kanalbereich zur Bildung eines Verarmungs-MOS-Transistors im Speicherbereich in der Anfangsstufe des gesamten Herstellungsvorgangs vorgenommen. Die Bestimmung, welcher Transistor ein Verarmungstransistor ist, hängt vom Typ der zu speichernden Daten ab. Nachdem nach den Anwenderangaben das Muster der Maske festgelegt ist, erfolgt die lonenimplantation. Verschiedene Verfahrensstufen wie Stör-Stellendiffusion oder Bildung von Source und.Drain

werden anschließend durchgeführt, bevor die Halblei- ; tervorrichtung fertig ist. Es ist deshalb zeitaufwen- - dig, nach den Anwenderangaben Halbleiterkörper herzustellen und zu liefern. Aus diesem Grunde haben die Hersteller die Wünsche der Anwender nicht voll erfüllt.

Für dieses Problem Abhilfe zu schaffen, sind Vorschläge in der US-PS 4 080 718 und der offengelegten japanischen Patentanmeldung 53-75781 gemacht worden. Nach diesen Vorschlägen werden Störstellen in den Kanalbereich durch Ionenimplantation in der Endverfahrensstufe eingebracht, um einen MOS-Transistor zu einer Verarmungstype zu machen.

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In der Endstufe wird eine PSG-Schicht oder eine CVD-Schicht geätzt, und es werden dann in das Halbleitersubstrat durch einen Ionenimplantations-vorgang Störstellen eingebracht. Die so hergestellte Halbleitervorrichtung wird dann so wie sie ist abgegeben. Damit besitzt sie nur geringe Zuverlässigkeit.

Wenn die PSG-Schicht und die CVD-Schicht auf der Gateelektrode für die Durchführung der Ionenimplantation entfernt wird, befindet sich keine Al-Leiterverbindung auf den zu öffnenden Gateelektroden. Dies wird in
Verbindung mit den Fig. 5 und 6 beschrieben. Fig. 5 zeigt eine Draufsicht auf die Halbleitervorrichtung, Fig. 6 einen Querschnitt nach der Linie VI-VI in Fig.

Eine Gateelektrode 14 wird auf dem Halbleitersubstrat 10 hergestellt, wobei dazwischen ein Gateisolationsfilm 12 angeordnet ist. Ein N-Störstellenbereich 28 der Source- und Drain-Bereich bildet, wird zu beiden Seiten der Gateelektrode 14 ausgebildet.. Im rechten Winkel zur Gateelektrode 14 wird eine Al-Leiterverbindung 52 erzeugt. Um Source und Drain eines MOS-Transistors miteinander kurzzuschließen, muß der Bereich 50 geöffnet werden. In diesem Fall' muß mit Sorgfalt die Al-Leitungsverbindung 52 auf dem Feldoxidfilm 24 weggeätzt werden. Folglich müssen der MOS-Transistor und die Al-Leitungsverbindung 52 getrennt aufgebracht werden. Dadurch ist die Integrationsdichte entsprechend niedrig.

Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Herstellungsverfahren für eine Halbleitervorrichtung zu schaffen, mit dem die Halbleitergegenstände schneller als bisher fabriziert werden können.

-ιοί Zur Lösung dieser Aufgabe werden im erfindungsgemäßen ! Verfahren die'Source- und Drain-Bereiche nach einem

gewünschten Programm kurzgeschlossen, nachdem auf dem Halbleitersubstrat eine Vielzahl von MOS-Transistören hergestellt worden ist. Es wird dann auf den kurzgeschlossenen MOS-Transistoren ein Isolationsfilm hergestellt, und eine Verbindungsleitungsschicht wird darauf erzeugt.

Um die Source- und Drain-Bereiche miteinander kurzzuschließen, werden in das Halbleitersubstrat, das durch Source- und Drain-Bereich in Schichten ausgebildet ist, Störstellenionen derselben Leitfähigkeitstype wie der Source- und der Drain-Bereich implantiert. Wahlweise können Source- und Drain-Bereich auch offengehalten werden, so daß Störstellen dort hineindiffundieren können. Der Source-Bereich und der Drain-Bereich können durch eine Polysiliciumschicht miteinander kurzgeschlossen werden.

Weitere Merkmale und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung in Verbindung mit der Zeichnung deutlich. In dieser Zeichnung zeigen:

Fig. 1 eine Draufsicht auf eine bekannte Halbleitervorrichtung;

Fig. 2 ein Ersatzschaltbild der Halbleitervorrichtung aus Fig. 1;
.

Fig. 3 einen nach der Linie III-III in Fig. 1 gewonnenen Schnitt;

Fig. 4A bis 4E Schnittansichten, die der Erläuterung des Herstellungsverfahrens einer Halbleiter

vorrichtung gemäß Fig. 1 dienen;

Fig. 5 eine Draufsicht zur Erklärung eines weiteren

bekannten Herstellungsverfahrens;

Fig. 6 einen Schnitt nach der Linie VI-VI durch die . Halbleitervorrichtung aus Fig. 5;

Fig. 7A bis 7E Schnittansichten, in denen ein erstes erfindungsgemäßes Herstellungsverfahren dargestellt wird;
10

Fig. 8 eine Logikschaltung der Halbleitervorrichtung aus Fig. 7E;

Fig. 9A bis 9E Schnittdarstellungen zur Erläuterung eines zweiten Ausführungsbeispiels des erfin

dungsgemäßen Halbleitervorrichtungs-Hersteilung s verfahr en s und

Fig. 10A bis 10E Schnittansichten, in denen ein drittes Herstellungsverfahren gemäß der Erfindung

in seinen Stufen dargestellt ist.

Es wird nun auf die Fig. 7A bis 7E Bezug genommen. Die gesamte Oberfläche eines mit Bor dotierten p-Silicium-Substrats 110 wird in einem thermischen Oxidationsprozeß mit einem Si0₂-Feldoxidfilm 124 von 8000 bis 15000 Ä Dicke überzogen. Der Feldoxidfilm 124 wird in einem aktiven Bereich des Substrats, auf dem Elemente gebildet werden sollen, durch ein Fotoätzverfahren entfernt. Ein SiO₂-FiIm 126 von 500 bis 1000 Ä Dicke dient als Gateoxidfilm und wird auf der freiliegenden Fläche des HalbleiterSubstrats 110 gebildet. Um einen N-Störstellenbereich 128 zu bilden, wird eine Implantation monovalenter Phosphorionen vorgenommen, wobei dieser Bereich einen Verarmungs-MOS-Transistor darstellt, der als Lade-

• * · I

-12-

MOS-Transistor in der Schaltung dient. Der Bereich wird so gebildet, daß Source und Drain entsprechend einem zwischen ihnen befindlichen Kanalbereich des Lade-MOS-Transistors kurzgeschlossen sind, was im nächstfolgenden Vorgang geschieht. In dieser Stufe werden im herkömmlichen Verfahren N-Störstellenbereiche in den Kanalbereichen der Verarmungs-MOS-Transistoren gleichzeitig im Speicherbereich erzeugt. Für die Erfindung ist es jedoch nicht nötig, derartige Bereiche zu bilden.

Die Gateelektrode einer PoIysiliciumschicht wird dann gebildet. In diesem Zeitpunkt wird ein Teil des SiO₂^ Films 126 auf dem Substrat 110, wo der Source-Bereich gebildet ist, weggeätzt, so daß die Gateelektrode des Lade-MOS-Transistors mit dem Source-Bereich in verdeckt liegenden Kontakt kommt, über die gesamte Fläche ' wird im CVD-Verfahren eine Polysiliciumschicht von 3000 bis 4000 Ä ausgebreitet. Das Polysilicium wird einem Fotoätzverfahren ausgesetzt, um ein bestimmtes Muster zu bilden, so daß Gateelektroden 114_Q bis 114 erzeugt werden. In diesem Zeitpunkt wird der verdeckt liegende Kontaktbereich 160 ebenfalls gebildet. Mit

den Gateelektroden 114_Λ bis 114^ als Maske wird das ■ ο η

SiO,, 126 zur Bildung von Gateoxidfilmen 112_ bis 112 2 On

weggeätzt. Im nächsten Schritt wird unter Verwendung des Gateoxidfilms 112. bis 112 als Maske Phosphor in das Halbfertigprodukt in POCl-j-Atmosphäre diffundiert, wodurch N -Drain-und -Source-Bereiche 13O_n bis 130 und

υ η 132_ bis 132 (Fig. 7B) erzeugt werden. Wenn z.B. j N-Störstellen aus Phosphor in das Halbfertigprodukt durch einen Implantationsprozeß mit der Maske der Gateelektroden 114_Q bis 114 implantiert werden, können in diesem Zeitpunkt Source- und Drain-Bereiche 13Ό« bis 130 und 132_Λ bis 132 ohne Ätzen des Si0_o-Films 126 η ο η δ

gebildet werden. In dieser Stufe ist nur der Lade-MOS-Transistor Q_n ein Verarmungstransistor, während die • υ

übrigen MOS-Transistoren Q₁ bis Q Anreicherungstransistoren sind.
5

Wie in Fig. 7C gezeigt, wird auf seiner Oberfläche in einem CVD-Verfahren eine zweite Isolierschicht als SiO„-FiIm 134 von 2000 bis 6000 A* Dicke aufgebrächt. Kontaktlöcher 136 für Speisungsanschluß, Ausgangsklemmen und Erdungsanschlüsse werden im SiO₃-FiIm 134 gebildet. Dabei wird der SiO₃-FiIm 134, der die Transistoren Q₂ und Q₁ überdeckt, die unter den Transistoren Q₁ bis Q auf der Basis der zu speichernden Information Verarmungstransistoren sein sollen, weggeätzt. Bei Verwendung des SiO₃-FiImS 134 als Maske werden durch die Gateelektroden

114_O und 114 _Λ und die Gateoxidfilme 112,. und 112 _Λ λ η-1 2 η-ι

zweiwertige Phosophorionenstörstellen P vom N-Typ mit 160 keV in einen Kanalbereich implantiert. Der zweite N-Bereich 162 für das Kurzschließen von Source und Drain der beiden Transistoren Q₃ und Q_-1 wird dann gebildet, und die Transistoren Q- und Q _Λ sind dadurch

δ η— ι

als Verarmungstyp ausgebildet (Fig. 7C). Gleichzeitig werden Ionen in das Halbleitersubstrat 110 am Kontaktlochbereich 136 für den Elektrodenanschluß 136 implantiert. Die N⁺-Bereiche 13O_n und 13O₁, 132_Q und 132₁ werden ebenfalls auf dem Substratabschnitt gebildet. Zu dem Zweck wird durch die Ionenimplantation die Diffusionsschicht lediglich tiefer und beeinflußt die Eigenschaften ansonsten in keiner Weise.

Wie in der Fig. 7D gezeigt, wird über die Oberfläche eine Oberflächenglättungsschicht 138 durch einen PBSG-FiIm (bordotiertes Phosphorsilikatglas} von 5000 bis 7000 Ä Dicke ausgebreitet und das Kontaktloch 136 wird durch einen Ätzvorgang geöffnet. Die MOS-Transistoren im

Speicherbereich der Verarmungstype haben keinen ₃ FiIm 134. Folglich wird die Oberflächenglättungsschicht 138 auch konkav ausgebildet. Es ist dadurch möglich, die gespeicherte Information durch die äußere Gestaltung abzutasten.

Gemäß Fig. 7E wird über der gesamten Oberfläche Aluminium im Aufdampfverfahren aufgebracht und zur Bildung eines Speisungsanschlusses 140, einer Ausgangsklemme und einer Erdungsklemme 144 an bestimmten Stellen im Fotoätzverfahren behandelt.

Die so entstandene Vorrichtung arbeitet folgendermaßen, , wobei auf die Fig. 8 Bezug genommen wird. Die Schaltung bildet eine Spalte eines ROM. Die. Speisungsklemme 140 ! ist der Draineingang eines Lade-MOS-Transistors Q₀ eines N-Kanalverarmungs-MOS-Transistors. Die Source des MOS-Transistors Q₀ ist mit der Ausgangsklemme verbunden. Im Transistor Q₀ sind Gate und Source miteinander verbunden, was als Ladewiderstand dient. Da der Transistor Q₀ ein Verarmungstransistor ist, ist die Lade/ Entlade-Geschwindigkeit im Ausgangsabschnitt verbessert, wenn das Eingangssignal geschaltet wird. Die Source des Transistors Q₀ ist mit der Drain des Treibertransistors Q₁ im Speicherabschnitt verbunden. Die Source von

• Transistor Q₁ ist mit der Drain des nächsten Transistors Q₃ verbunden. Source von Transistor Q_ und Drain des nächsten Transistors Q₃ stehen miteinander in Verbindung. Diese Verbindung ist zwischen allen folgenden Transistören Q₄ bis Q durchgeführt. Abfrageleitungen 11 bis In, in die Abfragesignale in Spaltenrichtung eingegeben werden, sind mit den Treiber-MOS-Transistoren Q- bis Q verbunden. Die Abfrageleitungen 11 bis In haben Priorität bei niedrigem Potential. Die ausgewählte Abfrageleitung befindet sich auf niedrigem Potential

(nahezu O V). Man nehme an, daß die Abfrageleitung 11 ausgewählt ist und niedriges Potential hat, während die übrigen Abfrageleitungen 12 bis In jeweils .hohes Potential haben, d.h. ein Potential, welches es dem Anreicherungs-MOS-Transistor ermöglicht zu arbeiten. Befindet sich die Abfrageleitung 11 auf niedrigem Potential, so ist Transistor Q.. nicht leitend. Da die Transistoren Q₂ und Q_n-1 Verarmungstransxstoren sind, sind sie für ein Eingangssignal von hohem Potential gegenüber 0 V leitend. Der Anreicherungstransistor Q ist leitend, da das Eingangssignal hohes Potential hat. Damit ist das Ausgangssignal an der Ausgangsklemme auf hohem Potential. Dies entspricht dem logischen Zustand "1" als Speicherzustand des ausgewählten Transistors Q-. Auf diese Art ist, wenn der Anreicherungstransistor vom Treibertransistor in den Speicherbereichen abgefragt wird, die Ausgangsklemme 142 auf hohem • Potential. Dies entspricht einem Zustand, wonach ein Logikwert "1" im Transistor gespeichert ist.

■

Wird die Dekodierleitung 12 abgefragt, so ist Transistor Q₂, der mit der Abfrageleitung 12 verbunden ist, leitend, gleichgültig, ob ein Eingangssignal da ist oder nicht, weil Transistor Q„ ein Verarmungstransistor ist. Die übrigen Transistoren Q₁, Q _.. , Q usw. sind alle leitend. Dies deswegen, weil die Transistoren Q₁ und Q H-Potentialsignal erhalten und Transistor Q_-1 ein Verarmungstransistor ist. Damit ist das Ausgangssignal an der Ausgangsklemme 142 ein L-Signal. Dies entspricht dem Logikzustand "0", welcher im Transistor Q₂ gespeichert ist. Wenn also ein Verarmungstransistor der Treiber-MOS-Transistoren abgefragt wird, ist das Ausgangssignal ein L-Signal. Der Transistor hat also den Logikwert "0" gespeichert. Wie in der vorangehenden Beschreibung erläutert, arbeitet die Halbleitervorrichtung als Festspeicher.

In der erfindungsgemäßen Halbleitervorrichtung wird djie lonenimplantierung in den Kanalbereich zur Bildung eines Abreicherungstreiber-MOS-Transistors für die Bestimmung des Speicherinhalts in einer späteren Stufe des gesamten Prozesses vorgenommen. Die Herstellungs-• stufen bis zur Ablagerung des SiO₂-FiImS können also durchgeführt werden, bevor der Speicherinhalt festgelegt wird. Nachdem also der Speicherinhalt durch Wunsch des Anwenders vorgegeben und eine Maske für den Speicherinhalt gebildet ist, ist die lonenimplantierung in den oben erwähnten Kanalbereich und sind die übrigen Stufen durchgeführt. Gemäß diesem erfindungsgemäßen Verfahren ist die Dauer von dem Augenblick, da vom Anwender der Speicherinhalt vorgegeben wird, bis in der Halbleitervorrichtung das Einspeichern beendet ist, erheblich geringer. Da der Schutzfilm, der den Verarmungstransistor im Speicherbereich abdeckt, eine vertiefte Gestalt hat, läßt sich der gespeicherte Inhalt auch äußerlieh überprüfen.

Nachdem der Source-Bereich und der Drain-Bereich des ausgewählten MOS-Transistors kurzgeschlossen sind, können die Al-Verbindungen hergestellt werden. Es ist deshalb nicht nötig, eine öffnung im Kanalbereich, der getrennt von den Al-Verbindungen kurzzuschließen ist, herzustellen.

Ein zweites Ausführungsbeispiel des Herstellungsverfahrens einer Halbleitervorrichtung nach der Erfindung wird nun in Verbindung mit den Fig. 9A bis 9E beschrieben. In Fig. 9Ä wird durch thermische Oxidation auf der gesamten Oberfläche eines P-Siliciumsubstrats 11.0, das mit Bor dotiert worden ist, ein Si0₂-Feldoxidfilm 124 von 8000 bis 15000 A Dicke hergestellt. Der Feldoxidfilm 124 auf dem aktiven Bereich auf dem Substrat 110, wo

Elemente gebildet werden, wird durch Fotogravierverfahren weggeätzt. Auf der Fläche des freiliegenden Substrats wird ein SiO₃-FiIm 126 von 500 bis 1000 A Dicke im thermischen Oxidationsverfahren erzeugt. Anschließend werden einwertige Phosphorionen zur Bildung eines N-Störstellenbereichs 128 eines Verarmungs-MOS-Transistors, der in der Schaltung als Ladetransistor zu dienen hat, injiziert.

Eine Gateelektrode wird gemäß Fig. 9B aus einer Polysiliciumschicht gebildet. Um in diesem Zustand die Gateelektrode und den Source-Bereich des Lade-MOS-Transistors kurzzuschließen, wird der SiO₂-FiIm 126 auf dem Substrat 110 dort, wo der Source-Bereich gebildet ist, teilweise weggeätzt, um eine verdeckt liegende Verbindung herzustellen. Polysilicium von 3000 bis 4000 Ä wird über die gesamte Fläche des Halbleiters durch CVD-Verfahren abgelagert. Die Polysiliciumschicht wird dann dem Fotogravierprozeß ausgesetzt, um ein bestimmtes Muster herzustellen, wodurch Gateelektroden 114» bis 114 erzeugt werden. In diesem Zeitpunkt wird auch, der vertieft liegende Kontaktbereich gebildet. Mit der Maske der Gateelektroden 114_n bis 114 wird der SiO„-Film 126

On δ

entfernt, um Gateoxidfilm 112~ bis 112 zu erzeugen. Mit der Maske des Gateoxidfilms 112_n bis 112 wird Phosphor

υ η ₊

in einer POCl₃~Atmosphäre diffundiert, um N -Drain-Bereiche 130_Q bis 130 und Source-Bereiche 132_Q bis 132_n zu bilden (Fig. 9B).

Ein SiO₂-FiIm 134 von 2000 bis 6000 k wird als zweiter Isolierfilm durch CVD-Verfahren über die Fläche des Eklbleiters ausgebreitet, wie in Fig. 9C dargestellt. Das Muster des Anwenders wird vom nächsten Schritt her verwendet. Der SiO₀-FiIm 134, der Source- und Drain-Bereiche der Transistoren Q₀ und Q ₁ überdeckt, wird

•J selektiv entsprechend einem bestimmten Programm geätzt. Um eine N-Diffusionsschicht 164 herzustellen, wird dann Phosphor in gasförmiger oder fester Phase mit z.B. POCl, in den Drain- und den Source-Bereich der MOS-Transistoren Q₀ und Q _Λ diffundiert, wie in Fig. 9C

<£ η— ι

gezeigt. Die Diffusionsschicht 164 ist so gebildet, daß Source- und Drain-Bereich der MOS-Transistoren 0~ und Q_n-1 bei gewöhnlicher Spannung durchgeschlagen werden.

Wie in Fig. 9D gezeigt, ist beispielsweise ein BPSG-FiIm über die Halbleiteroberfläche gebreitet und dann einer thermischen Behandlung unterworfen, um eine glatte Schicht 138 auf der Oberfläche zu erzeugen. Die Kontaktlöcher 136 werden durch Fotogravurtechnik als Speisungsanschluß, Ausgangsanschluß und Erdungsanschluß erzeugt.

· Wie Fig. 9E zeigt, wird über die gesamte Fläche Aluminium aufgedampft und dann im Fotoätzverfahren soweit entfernt, daß Speisungsanschlußklemme 140, Ausgangsanschlußklemme 142 und Erdungsanschlußklemme 144 entstehen. Anschliessend wird über die gesamte Fläche des Halbleiters ein (nicht gezeigter) Schutzfilm ausgebreitet, und es werden außen Klebelappen angebracht. Damit ist der Herstellungs-Vorgang für das Chip beendet. Die Schaltungsanordnung dieser Halbleitervorrichtung ist dieselbe wie in Fig. 9. Es wird deshalb keine genaue Erläuterung gegeben.

In der vorliegenden Halbleitervorrichtung wird das Kurzschließen von Source- und Drain-Bereichen der Verarmungs-MOS-Transistoren zur Bestimmung des Speicherinhaltes in einer späteren Stufe des gesamten Herstellungsvorganges des Halbleiters als beim ersten Ausführungs- ; beispiel vorgenommen. Alle übrigen Verfahrensschritte, die vor dem Kurzschließen liegen, können also vorher

durchgeführt werden. Damit ist es möglich, die Halbleitervorrichtungen an den Anwender fünf bis sieben Tage früher auszuliefern als bei herkömmlichen Speichern,

Source- und Drain-Bereiche der Transistoren Q₂ und Q_-1 können durch die N-Diffusionsschicht 164 gänzlich kurzgeschlossen werden. Die Diffusionsschicht 164 kann aus einem Oxid, das mit Phosphor dotiert ist, hergestellt werden.

Eine dritte Ausführungsform des Herstellungsverfahrens einer Halbleitervorrichtung gemäß der Erfindung wird nun in Verbindung mit den Fig. 10A bis 10E erläutert. Nach Fig. 10A wird ein Si0₂-Feldoxidfilm 124 von 8000 bis

15000 Ä Dicke über die gesamte Fläche eines P-Siliciumsubstrats 110 ausgebreitet, das mit Bor durch einen thermischen Oxidationsvorgang dotiert ist. Der Feldoxidfilm 124 auf dem aktiven Bereich des Substrats 110, in dem die Elemente hergestellt werden sollen, wird durch einen FotogravierVorgang entfernt. Durch einen thermischen Oxidierprozeß wird ein SiO₃-FiIm 126 von 500 bis 1000 Ä Dicke, der als Gateoxidfilm dient, über der gesamten Oberfläche des freiliegenden'Substrats gebildet. Einwertige Phosphorionen werden in das HaIbleitermaterial zur Bildung eines N-Störstellenbereichs 128 eines Verarmungs-MOS-Transistors als Lade-MOS-Transistor in der Schaltung implantiert.

Danach wird eine Gateelektrode aus einer Polysiliciumschicht gebildet, wie in Fig. 10B gezeigt. Um zu diesem Zeitpunkt unmittelbar die Gateelektrode und den Source-Bereich des Lade-MOS-Transistors kurzzuschließen, wird der SiO₃-FiIm 126 auf dem Substrat, wo der Source-Bereich erzeugt wird, teilweise weggeätzt, um einen vertieft liegenden Kontakt herzustellen. Eine Polysilicium-

schicht von 3000 bis 4000 Ä Dicke wird über die gesamte Oberfläche im CVD-Verfahren ausgebreitet. Die PoIysiliciumschicht wird dann fotograviert, um ein bestimmtes Muster herzustellen und die Gateelektroden 114 _ bis 114 zu bilden. Es wird gleichzeitig auch ein vertieft liegender Kontaktbereich 160 erzeugt. Durch Verwendung der Gateelektroden 114" bis 114 als Maske wird der

U η

SiO₂-PiIm 126 weggeätzt, um Gateisolationsfilme 112. bis 112 zu bilden. Im Anschluß an diese Schritte wird unter Verwendung der Gateisolationsfilme 112_Q bis 112 als Maske Phosphor in einer POCl₃-Atmosphäre diffundiert, um N -Drain-Bereiche 13O_n bis 130 und Source-Bereiche

0 · η

132₀ bis 132_n zu bilden (Fig. 10B).

Ein zweiter Isolationsfilm wird über die gesamte Oberfläche des Halbleiters durch CVD-Verfahren in Form eines SiO₂-FiImS 134 von 2000 bis 6000 Ä Dicke ausgebreitet, wie in Fig. 10D dargestellt. Das Anwendermuster wird nun im Anschluß an die soeben beschriebenen Schritte verwendet. Ein SiO₃-FiIm 134, der die Source- und Drain-Bereiche der Transistoren Q₉ und Q ₁ abdeckt, wird selektiv weggeätzt, gemäß einem vorgegebenen Programm. Nachdem Polysilicium über die gesamte Fläche des Substrates ausgebreitet worden ist, wird die Polysiliciumschicht aktiviert. Die Polysiliciumschicht wird selektiv durch ein Fotogravierverfahren geätzt, um eine Polysiliciumschicht 166 für das Kurzschließen von Source- und Drain-Bereichen der MOS-Transistoren Q_n und Q ₁ zu bilden.

Nach Fig. 10D wird beispielsweise ein BPSG-FiIm auf der Oberfläche des Halbleiters ausgebreitet und einem Erwärmung svorgang unterworfen, um eine glatte Oberflächenschicht 138 zu bekommen. Kontaktlöcher für einen Speisungsanschluß, einen Ausgangsanschluß und eine Erdungs-

klemme werden durch Fotogravur erzeugt.

Auf die gesamte Fläche wird dann Aluminium aufgedampft und gemäß Fig. 1OE im Fotoätzverfahren soweit entfernt, daß eine Speisungsanschlußklemme 140, eine Ausgangsklemme 142 und eine Erdungsklemme 144 an bestimmten Stellen verbleiben. Schließlich wird ein (nicht gezeigter) Schutzfilm über die gesamte Oberfläche gebreitet, und es werden außen Klebepolster angeformt. Die Halbleitervorrichtung ist damit fertiggestellt. Eine Beschreibung ihrer Schaltungsanordnung kann entfallen, da sie mit der der Fig. 9 übereinstimmt.

Aus der vorstehenden Beschreibung geht hervor, daß bei der Herstellung dieses Ausführungsbeispiels das Kurzschließen der Source- und Drain-Bereiche des Verarmungs-MOS-Transistors für die Bestimmung des Speicherinhaltes • in einer späteren Stufe des gesamten Herstellungsprozesses der Halbleitervorrichtung als beim ersten Aus- · führungsbeispiel durchgeführt wird. Alle Verfahrensstufen vor dem Kurzschließen können deshalb im voraus vorgenommen werden.

L β e rs e i t e

Claims

• no *

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TOKYO SHIBAURA DENKI KABUSHIKI KAISHA Kawasaki-shi / Japan

Herstellungsverfahren für eine Halbleitervorrichtung

Patentansprüche

/1J Herstellungsverfahren für eine Halbleitervorrichtung mit folgenden Schritten: es wird ein erster Isolierfilm (124) auf einem Halbleitersubstrat (110) einer ersten Leitfähigkeitstype gebildet; die gesamte Fläche wird durch selektives Ätzen des ersten Isolierfilms freigelegt; es wird ein zweiter Isolierfilm (126) auf dem freiliegenden Bereich erzeugt; auf dem zweiten Isolierfilm wird eine erste PoIysiliciumschicht gebildet; es werden Gateelektroden

(114. bis 114 ) einer Vielzahl von MOS-Transistoren 1 η

(Q. bis Q) durch teilweises Entfernen der PoIysiliciumschicht gebildet; es wird ein erster Störstellenbereich (13O₀ bis 13O_n, 132_Q bis 132_n>. einer zweiten Leitfähigkeitstype als Source- und Drain-Bereiche der MOS-Transistoren in dem Halbleitersubstrat gebildet; es wird ein dritter Isolierfilm auf dem Halbleitersubstrat erzeugt, in dem die MOS-Transistoren gebildet sind; die Source- und Drain-Bereiche (13O₀, 130 ., 132„, 132 Λ ausge-

/. η— ι δ η— ι

wählter MOS-Transistoren (Q„ und Q ₁) werden nach einem vorgegebenen Programm kurzgeschlossen; es 35

wird ein vierter Isolierfilm (138) auf dem kurzge- [ schlossenen Transistor erzeugt; es wird ein Kontaktloch (136) gebildet, das die Bildung einer Elektrode ermöglicht, die den ersten Störstellenbereich nach außen leitet; es werden Elektroden (140, 142 und 144) gebildet, die die inneren Elemente nach außen leiten.

2. Verfahren nach Anspruch 1, dadurch g e k e η η zeichnet , daß während des Kurzschließens von Source- und Drain-Bereich des ausgewählten MOS-Transistors folgende Schritte durchgeführt werden: der dritte Isolierfilm wird selektiv wenigstens auf dem Kanalbereich zwischen Source-Bereich und Drain-Bereich des MOS-Transistors entfernt und es werden Störstellen der zweiten Leitfähigkeitstype in den Kanalbereich implantiert, wobei der dritte Isolierfilm als Maske dient, zur Formung eines zweiten Störstellenbereichs (162) der zweiten Leitfähigkeitstype, um Source- und Drain-Bereich, die den gegebenen MOS-Transistor darstellen, miteinander zu verbinden.

3. Verfahren nach Anspruch 1, dadurch g e k e η η zeichnet , daß während des Kurzschließens von Source- und Drain-Bereichs des ausgewählten MOS-Transistors Source- und Drain-Bereich des MOS-Transistors freigelegt und in den freigelegten Bereich Störstellen der zweiten Leitfähigkeitstype hineindiffundiert werden, um Source- und Drain-Bereich miteinander kurzzuschließen.

.4. Verfahren nach Anspruch 1, dadurch g e k e η η zeichnet , daß für das Kurzschließen von Source- und Drain-Bereich des ausgewählten

. MOS-Transistors diese Bereiche freigelegt werden und darüber für den Kurzschluß zwischen Source- und Drain-Bereich eine zweite Polysiliciumschicht (166) gebildet wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß für die Bildung des ersten Störstellenbereichs eine Anzahl von gateisolierenden Filmen (112.. bis 112 ) für die MOS-Transistoren durch Ätzen des zweiten Isolierfilms mit einer Maske der Gateelektroden (114. bis 114 )

1 η

gebildet wird und daß der erste Störstellenbereich der zweiten Leitfähigkeitstype, welcher Source- und· Drain-Bereiche der MOS-Transistoren auf dem HaIbleitersubstrat abgibt, mit einer Maske aus den Gateisolationsfilmen (112. bis 112 ) und dem ersten

1 η

Isolationsfilm (124) gebildet wird.

6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß der erste Störstellenbereich der zweiten Leitfähigkeitstype, der Source- und Drain-Bereiche der MOS-Transistoren abgibt, auf dem Halbleitersubstrat durch einen Ionenimplantationsvorgang mit einer Maske aus den Gateelektroden (1H₁ bis 114_ß) gebildet wird.