JPS583265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS583265A JPS583265A JP56100654A JP10065481A JPS583265A JP S583265 A JPS583265 A JP S583265A JP 56100654 A JP56100654 A JP 56100654A JP 10065481 A JP10065481 A JP 10065481A JP S583265 A JPS583265 A JP S583265A
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- transistor
- region
- forming
- source
- drain
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に＊！り、とくにＭ０８
ｍｌ電界効果トランジスタを用いてメ罎す關路等を構成
する半導体装置の製造方法に関する。
ｍｌ電界効果トランジスタを用いてメ罎す關路等を構成
する半導体装置の製造方法に関する。
従来のＲＯＭが構成音れ先生導体装置（以下単１（ＲＯ
Ｍという）の製造方法をＩＩＩＩＩｉを用−てｌｌ明す
る。第１図（１）乃！Ｔ！（・）はその工程を＠―する
丸めのＲＯＭの一部分の断−一である。まずＰ臘シリコ
ン基１［１０１上にフィールド酸化膜１０１を５ｏｏｏ
−１ｓｏｏｏ １の厚さで設ける。次に素子を形成す
る能―領域の前記酸化膜ｌＯ２をエツチング除去し、こ
の部分に陽酸化法でゲート酸化膜用の８ｉ０１膜１０３
會ＳＯＯ〜１００Ｇ ！設ける。次にレジストマスクを
表面に設けてデプレッシ璽ン臘のＭ０８トランジス−の
チャンネルを形成する部分にＮ１１の不純物をイオン注
入しＮｍ不純物領域１０４ａ、 １０４ｂ、 １０４ｃ
を形成すゐ（第１図（→）。この回路のデブレッシ冒ン
蓋ＭＯ８）ランジメタは、インバータの駆動部として作
用十為負荷Ｍｏ１）ランジメタＴＯと、メモリー領域中
の記憶内容を書き込むための動作Ｍ０８トランジスＩ
Ｔ１〜ＴＨのうちの＠０”を記憶させ為索子Ｔ意、Ｔｈ
−ｔなどとして用いられている。ここではＮｌｌ不純物
領域１０４ｍは負荷ＭＯ８）ランジス−用でｈ抄、１０
４ｂ、１０４ｃは動作Ｍ０８トランジスタ中のデプレッ
シ璽ン蓋に用いられている。とくにメ４９−領域中では
１通常のエンハンスメント腫トランジス＃〒１．！Ｎな
どに対し、記憶内容に応じて所定のものＴ雪、Ｔｓ−１
１にどをデプレッシ習ン蓋にすゐことによって情報を記
憶させる。従ってこのメモリー領域中のどの部分にデプ
レッシーン臘素子を作るためのＮｌｌ不純物を注入する
かは、書先の注文に応じて決定され、専用のマスクを作
うて注入を行なう。次にゲート電極用のポリシリコン層
を前記８ｉ０！酸化膜１０Ｓ上Ｋ ３０００〜４ｏｏｏ
ｉ堆積させる。との際駆動部の負荷Ｍ０８トランジスタ
Ｔ・はゲーＦとドレインの短絡をダイレクトコンタク）
ＩＯ８Ｋよって行なう・その九めに負荷ＭＯ８トランジ
スタＴｏのソースが形成され為領域上の前記８１０ｓ＠
化膜１０３の一部をあらかじめ除去しておいて前記ポリ
シリコンの堆積を行なえばよい。そしてこのポリシリコ
ン層七光蝕１１１法によ〉パターニングし、その後上記
ポリシリコン層をマスタして８ｉ０黛膜（１０３）をエ
ツチングしてゲート酸化膜ｌｏｇ−６〜１０３ ）１と
ゲート電極１０＠−ｅ 〜１０＠−Ｈを形成する。次に
ゲート酸化膜ｔｏｓ−ｏ〜１０ｍ−ＮをマスクとしてＮ
ｌｌ不純物を拡散しＭＯＳ）ランジス−Ｔ・−５のドレ
イン領域１０フー０−１０７−％とソース領域１０８−
・〜１０１１−Ｎｔ＊威する。この−１負荷Ｍ０８トラ
ンジスＪＴｏと動作ＭＯＩ）ランジメタのうちの所定の
ものＴｓ、Ｔｐ＊−１などは、前起工租でソース・ドレ
イン間のチャンネル部分に、ＮＩｌイオン注入が行なわ
れている丸め、ソースとドレイｙが値線し、デプレッシ
冒ン蓋となる。その他のものは工ｙハンスメント蓋のＭ
０８トツンジスメと傘ゐ。（（Ｉｌｌ−（２））。この
後表面に保ｓｉｘとして８１０ｍ膜１０９を雪ＯＯ・〜
５ｏｏｏｌで積層する。この８１０＊膜に前記負荷ＭＯ
８）ランジスタテ・のドレイン１０７−・とソース１・
＄−及びトランジスタ１ｒＮのソース１０８−Ｈの領域
上に配−用のコンタクトホール１１０をフォトエツチン
グ法によ）形成す為。（第１図（Ｃ））。次に金−Ｋ１
１面平滑化層１１１を５ｏｏｏ 〜フｏｏｏｉ １１層
し再び配線用の前記コンタクトホール１１０をエツチン
グして−ける。（第ｔａｌｌ（ｄ））。最後にアル１＝
ウムを蒸着してエツチングし、Ｔｈｅ電源電極１１２、
出力電極１１３、及びＶｓｓ電極１１４を・形成する。
Ｍという）の製造方法をＩＩＩＩＩｉを用−てｌｌ明す
る。第１図（１）乃！Ｔ！（・）はその工程を＠―する
丸めのＲＯＭの一部分の断−一である。まずＰ臘シリコ
ン基１［１０１上にフィールド酸化膜１０１を５ｏｏｏ
−１ｓｏｏｏ １の厚さで設ける。次に素子を形成す
る能―領域の前記酸化膜ｌＯ２をエツチング除去し、こ
の部分に陽酸化法でゲート酸化膜用の８ｉ０１膜１０３
會ＳＯＯ〜１００Ｇ ！設ける。次にレジストマスクを
表面に設けてデプレッシ璽ン臘のＭ０８トランジス−の
チャンネルを形成する部分にＮ１１の不純物をイオン注
入しＮｍ不純物領域１０４ａ、 １０４ｂ、 １０４ｃ
を形成すゐ（第１図（→）。この回路のデブレッシ冒ン
蓋ＭＯ８）ランジメタは、インバータの駆動部として作
用十為負荷Ｍｏ１）ランジメタＴＯと、メモリー領域中
の記憶内容を書き込むための動作Ｍ０８トランジスＩ
Ｔ１〜ＴＨのうちの＠０”を記憶させ為索子Ｔ意、Ｔｈ
−ｔなどとして用いられている。ここではＮｌｌ不純物
領域１０４ｍは負荷ＭＯ８）ランジス−用でｈ抄、１０
４ｂ、１０４ｃは動作Ｍ０８トランジスタ中のデプレッ
シ璽ン蓋に用いられている。とくにメ４９−領域中では
１通常のエンハンスメント腫トランジス＃〒１．！Ｎな
どに対し、記憶内容に応じて所定のものＴ雪、Ｔｓ−１
１にどをデプレッシ習ン蓋にすゐことによって情報を記
憶させる。従ってこのメモリー領域中のどの部分にデプ
レッシーン臘素子を作るためのＮｌｌ不純物を注入する
かは、書先の注文に応じて決定され、専用のマスクを作
うて注入を行なう。次にゲート電極用のポリシリコン層
を前記８ｉ０！酸化膜１０Ｓ上Ｋ ３０００〜４ｏｏｏ
ｉ堆積させる。との際駆動部の負荷Ｍ０８トランジスタ
Ｔ・はゲーＦとドレインの短絡をダイレクトコンタク）
ＩＯ８Ｋよって行なう・その九めに負荷ＭＯ８トランジ
スタＴｏのソースが形成され為領域上の前記８１０ｓ＠
化膜１０３の一部をあらかじめ除去しておいて前記ポリ
シリコンの堆積を行なえばよい。そしてこのポリシリコ
ン層七光蝕１１１法によ〉パターニングし、その後上記
ポリシリコン層をマスタして８ｉ０黛膜（１０３）をエ
ツチングしてゲート酸化膜ｌｏｇ−６〜１０３ ）１と
ゲート電極１０＠−ｅ 〜１０＠−Ｈを形成する。次に
ゲート酸化膜ｔｏｓ−ｏ〜１０ｍ−ＮをマスクとしてＮ
ｌｌ不純物を拡散しＭＯＳ）ランジス−Ｔ・−５のドレ
イン領域１０フー０−１０７−％とソース領域１０８−
・〜１０１１−Ｎｔ＊威する。この−１負荷Ｍ０８トラ
ンジスＪＴｏと動作ＭＯＩ）ランジメタのうちの所定の
ものＴｓ、Ｔｐ＊−１などは、前起工租でソース・ドレ
イン間のチャンネル部分に、ＮＩｌイオン注入が行なわ
れている丸め、ソースとドレイｙが値線し、デプレッシ
冒ン蓋となる。その他のものは工ｙハンスメント蓋のＭ
０８トツンジスメと傘ゐ。（（Ｉｌｌ−（２））。この
後表面に保ｓｉｘとして８１０ｍ膜１０９を雪ＯＯ・〜
５ｏｏｏｌで積層する。この８１０＊膜に前記負荷ＭＯ
８）ランジスタテ・のドレイン１０７−・とソース１・
＄−及びトランジスタ１ｒＮのソース１０８−Ｈの領域
上に配−用のコンタクトホール１１０をフォトエツチン
グ法によ）形成す為。（第１図（Ｃ））。次に金−Ｋ１
１面平滑化層１１１を５ｏｏｏ 〜フｏｏｏｉ １１層
し再び配線用の前記コンタクトホール１１０をエツチン
グして−ける。（第ｔａｌｌ（ｄ））。最後にアル１＝
ウムを蒸着してエツチングし、Ｔｈｅ電源電極１１２、
出力電極１１３、及びＶｓｓ電極１１４を・形成する。
（第１−（・））。その後全表面に保護膜（図示せず）
を設けて外部への配曽取り出し口（ポンディングパッド
′）を設けてチップ製造を終了する。
を設けて外部への配曽取り出し口（ポンディングパッド
′）を設けてチップ製造を終了する。
以上述べたような工１で形成され九ＲＯＭの動作を説明
する。このａ鴎は、動作Ｍｏ１ｌ）う／ジスＪ Ｔｔ〜
″ｔＨのゲート電極ｌｏ＠−１〜ｔｏｓ４への選択信号
に対して出力電＠１１３から選択されたトランジス−の
記憶内容を出力する。會ず、例えばトランジス−Ｔｌが
選択され、そのゲート電極１０・−１だけが低電位にな
ると、このトラ／ｌ）スタはエンハンスメント型である
から回路がζζで寸断されるため出力信号はほぼ電源電
位となって高電位となる。すなわちトランジス−〒ＩＫ
は論ｉｌｌが記憶されてい九ことになる。次に例えばト
ランジスタＴ！が選択され、そのゲート電＠ ＸＯＳ、
だけが低電位（はぼｏＶ）となり九場舎は、このトラン
ジスタＴｓＦ１．デプレッシーン１ｉｉＩＩｃ＊＊され
ている丸めソース・ドレイ／が短絡してお〉導通状態を
保持し回路は寸断されるξとがない。質って出力信号は
低電位となる。すなわち、トランジｘａＴｍには一環０
が記憶されてい九ことに１石。このように記憶領域にあ
るＭＯＳ）ランジス−丁１〜テにをエンハンスメント型
とデプレッシ四ンＩＩＫ作ヤわけることによ〉情報を配
憶させている。
する。このａ鴎は、動作Ｍｏ１ｌ）う／ジスＪ Ｔｔ〜
″ｔＨのゲート電極ｌｏ＠−１〜ｔｏｓ４への選択信号
に対して出力電＠１１３から選択されたトランジス−の
記憶内容を出力する。會ず、例えばトランジス−Ｔｌが
選択され、そのゲート電極１０・−１だけが低電位にな
ると、このトラ／ｌ）スタはエンハンスメント型である
から回路がζζで寸断されるため出力信号はほぼ電源電
位となって高電位となる。すなわちトランジス−〒ＩＫ
は論ｉｌｌが記憶されてい九ことになる。次に例えばト
ランジスタＴ！が選択され、そのゲート電＠ ＸＯＳ、
だけが低電位（はぼｏＶ）となり九場舎は、このトラン
ジスタＴｓＦ１．デプレッシーン１ｉｉＩＩｃ＊＊され
ている丸めソース・ドレイ／が短絡してお〉導通状態を
保持し回路は寸断されるξとがない。質って出力信号は
低電位となる。すなわち、トランジｘａＴｍには一環０
が記憶されてい九ことに１石。このように記憶領域にあ
るＭＯＳ）ランジス−丁１〜テにをエンハンスメント型
とデプレッシ四ンＩＩＫ作ヤわけることによ〉情報を配
憶させている。
ところで従来の製造方法では、この記憶領域におけ為デ
プレッシ嘗ン１１Ｍ０８）ランジスタ形成の丸めのチャ
ンネル部分の不純物注入が、全工程の初期の部分に行な
われていた。ところが、どのトランジスタをデプレッシ
四ン型にするかの決定線記憶させる情報によシ決まるも
のである。すなわち願書の要請によ〉決まつえマスタパ
ターンが与えられてから、前述し九イオン注入の工程が
行なわれる０そして、その後にソース・ドレインの拡散
等の長い工１を経て完成することＫなる。この丸め、願
書の注文を受けてから、製品を納入す為資でＫ［ｉに長
い時間を必要とする。従って願書の時間的要求を十分に
満足できないという欠点があった。
プレッシ嘗ン１１Ｍ０８）ランジスタ形成の丸めのチャ
ンネル部分の不純物注入が、全工程の初期の部分に行な
われていた。ところが、どのトランジスタをデプレッシ
四ン型にするかの決定線記憶させる情報によシ決まるも
のである。すなわち願書の要請によ〉決まつえマスタパ
ターンが与えられてから、前述し九イオン注入の工程が
行なわれる０そして、その後にソース・ドレインの拡散
等の長い工１を経て完成することＫなる。この丸め、願
書の注文を受けてから、製品を納入す為資でＫ［ｉに長
い時間を必要とする。従って願書の時間的要求を十分に
満足できないという欠点があった。
本発明はこのような従来方法の欠点を改曹し。
記憶情報が決定されてから製品を完成させるまでの所要
時間を従来よシ著しく短縮できゐようなＲＯＭが構成さ
れ九牟導体装置の製造方法を提供することを一的とする
。
時間を従来よシ著しく短縮できゐようなＲＯＭが構成さ
れ九牟導体装置の製造方法を提供することを一的とする
。
以下に本発明の詳細な説明する。
第２図（ａ）乃！ＴＩ （ｅ）は本発明の一実施例を説
明す為丸めの工１１１Ｅｌである。ζヒにはＲＯＭを構
成す為回路が形成され九部分のｍｍｍを示している。ま
え第３図はその回路図を示す。
明す為丸めの工１１１Ｅｌである。ζヒにはＲＯＭを構
成す為回路が形成され九部分のｍｍｍを示している。ま
え第３図はその回路図を示す。
ボロンが添加され九ｐＨのシリコン基板２０１の全面に
熱酸化法により引〜フィールド酸化膜２０２を８０００
〜１ｓｏｏｏ ｉの厚さに形成する。次に基板２０２上
の素子を形成する能動領域上の前記フィールド駿化膜２
０２をフォトエツチングして除去する。
熱酸化法により引〜フィールド酸化膜２０２を８０００
〜１ｓｏｏｏ ｉの厚さに形成する。次に基板２０２上
の素子を形成する能動領域上の前記フィールド駿化膜２
０２をフォトエツチングして除去する。
そして露出し九この基板２０１表面に、熱酸化法によっ
て、ゲート酸化膜となるｚＯＯ〜１０００１の厚さの５
ｉｎｓ ＠ ２０！Ｉを形成する。次に回路中の負荷Ｍ
０８トランジスタとなるデプレνシ、７１１Ｍ０８）ラ
ンジスタを形成する丸めのリンなどのＮ＠不純物領域２
０４畠をＩＩｉのリンイオンを注入して設けゐ（ＩＩｉ
２図（→）。この領域２０４ｍは、以下の工程で形成さ
れる負荷Ｍ０８トランジスタのソース・ドレイン間のチ
ャンネル部分に対応しソース・ドレイ／を短絡させるよ
うに設けられている。この時従来方法では、同時に記憶
領域に設けられるデプレｔＶ冒ノーＭ０８トランジスタ
のチャンネル部分に％Ｉｌｌ不純物領域を形成してい九
が、本−実施例ではその必ｍａｔい。その後ポリシリコ
ン層によるゲー）電極を形成する。この時、負荷ＭＯ８
）ランジヌーのゲート電極とソース領域を直接に短絡さ
せ為丸めに、このソース領域が形成される基板型０１上
の前記５１０３膜２０３の一部ｔ、ダイレクト璽ンタタ
ト用にエツチング除去する。次に全面にＣＶＤ法によつ
てポリシリコンを５ｏｏｏ〜４０００ムの厚ｓＫ堆積す
る。そしてフォトエツチングして断電のパターンに形成
し、ゲーＦ電＠ ２０８−・〜鵞・・−肩を得為。この
時前述したダイレフ）プンタ１ ） Ｉｌｌ ２０１％
形成される。次にこのゲージ電極意・−一・〜２０鳴−
Ｎをマスタにして、 ａｌａｓ膜２０膜管０３チング除
去する。そしてゲート酸化膜２０３−・〜鵞・３−請を
形威する。次にこのゲート酸化膜２０Ｂ−。
て、ゲート酸化膜となるｚＯＯ〜１０００１の厚さの５
ｉｎｓ ＠ ２０！Ｉを形成する。次に回路中の負荷Ｍ
０８トランジスタとなるデプレνシ、７１１Ｍ０８）ラ
ンジスタを形成する丸めのリンなどのＮ＠不純物領域２
０４畠をＩＩｉのリンイオンを注入して設けゐ（ＩＩｉ
２図（→）。この領域２０４ｍは、以下の工程で形成さ
れる負荷Ｍ０８トランジスタのソース・ドレイン間のチ
ャンネル部分に対応しソース・ドレイ／を短絡させるよ
うに設けられている。この時従来方法では、同時に記憶
領域に設けられるデプレｔＶ冒ノーＭ０８トランジスタ
のチャンネル部分に％Ｉｌｌ不純物領域を形成してい九
が、本−実施例ではその必ｍａｔい。その後ポリシリコ
ン層によるゲー）電極を形成する。この時、負荷ＭＯ８
）ランジヌーのゲート電極とソース領域を直接に短絡さ
せ為丸めに、このソース領域が形成される基板型０１上
の前記５１０３膜２０３の一部ｔ、ダイレクト璽ンタタ
ト用にエツチング除去する。次に全面にＣＶＤ法によつ
てポリシリコンを５ｏｏｏ〜４０００ムの厚ｓＫ堆積す
る。そしてフォトエツチングして断電のパターンに形成
し、ゲーＦ電＠ ２０８−・〜鵞・・−肩を得為。この
時前述したダイレフ）プンタ１ ） Ｉｌｌ ２０１％
形成される。次にこのゲージ電極意・−一・〜２０鳴−
Ｎをマスタにして、 ａｌａｓ膜２０膜管０３チング除
去する。そしてゲート酸化膜２０３−・〜鵞・３−請を
形威する。次にこのゲート酸化膜２０Ｂ−。
〜意・１−ＮをマスクにしてＰＯＣノ畠中でリンの拡散
を行１に％ｆ％継霞のドレイン領域２０７ｅ−４０７−
Ｎとソー真領域２０ｍ−、−１ＯＳ−）（を設ける（第
８図（呻）。この−のゲート電極２０６−・〜ｇｏｓ−
ＨをマスクとじてＮ蓋不純物（例えばリン）をインプラ
エ１を用いて注入するとａｉｄｓ（意Ｏｓ）をエツチン
グする事なくソース・ドレイン各領域を形威する事も可
能でｉる。この数階で杜負荷Ｍｏ１ｅ）うｙジス−〒−
の拳がデプレッシ雪ン蓋で、他の記憶領域のトランジス
タＴ’ｔ〜Ｔ−はすべてエンハンスメン）蓋でｈ ｈ。
を行１に％ｆ％継霞のドレイン領域２０７ｅ−４０７−
Ｎとソー真領域２０ｍ−、−１ＯＳ−）（を設ける（第
８図（呻）。この−のゲート電極２０６−・〜ｇｏｓ−
ＨをマスクとじてＮ蓋不純物（例えばリン）をインプラ
エ１を用いて注入するとａｉｄｓ（意Ｏｓ）をエツチン
グする事なくソース・ドレイン各領域を形威する事も可
能でｉる。この数階で杜負荷Ｍｏ１ｅ）うｙジス−〒−
の拳がデプレッシ雪ン蓋で、他の記憶領域のトランジス
タＴ’ｔ〜Ｔ−はすべてエンハンスメン）蓋でｈ ｈ。
次に表面・Ｋ第二の絶縁膜としてＣＶＤ法によって８１
０ｘ膜２０９を２０００〜・ｏｏｏ Ｌの厚さで積層す
ゐ。
０ｘ膜２０９を２０００〜・ｏｏｏ Ｌの厚さで積層す
ゐ。
この８ｉ０ｓｌ［２０Ｇ Ｋ電源端子、出力端子及びア
ース端子用のｗ／タクトホーＡ ！１０をフォトエツチ
ングして形威すＬｏこの時、記憶させ丸い情報に基づい
て記憶領域のトランジス−１１〜７Ｍのうちデプレッシ
冒／ＩＩにしたい〒意とＴ＊−ｔｌどを覆っている８１
０ｓ膜２０９４同時にエツチング除去する。そしてこの
１０１属２０９をマスクにして例えば１ｓｏｘｓｖのエ
ネルギーでＮｌｌの８領の不純物リンイオン１）＋＋を
ポリシリコンゲート電＠２０＠−意、２０６Ｈ−１とゲ
ート酸化膜３０ｍ−１，１０１１−Ｎ−１を、買過打ち
込みさせて。
ース端子用のｗ／タクトホーＡ ！１０をフォトエツチ
ングして形威すＬｏこの時、記憶させ丸い情報に基づい
て記憶領域のトランジス−１１〜７Ｍのうちデプレッシ
冒／ＩＩにしたい〒意とＴ＊−ｔｌどを覆っている８１
０ｓ膜２０９４同時にエツチング除去する。そしてこの
１０１属２０９をマスクにして例えば１ｓｏｘｓｖのエ
ネルギーでＮｌｌの８領の不純物リンイオン１）＋＋を
ポリシリコンゲート電＠２０＠−意、２０６Ｈ−１とゲ
ート酸化膜３０ｍ−１，１０１１−Ｎ−１を、買過打ち
込みさせて。
８１０１１［２０１１の除去され九記憶領域のトランジ
スタＴｓ、ＴＮ−ｔのソース・ドレインｌＤ−鎧絡すゐ
第２のＮ蓋領域を拳威しこれらのトランジスタをデプレ
ッシ曹ン蓋にすることがで嚢る。（館２図（Ｃ） ）、
電極端子用のコンタクトホール部分２１０基板上にもむ
のイオン注入が同時に行なわれるが、この基板−分には
すでにＷ°臘領領域形成されておシ、拡散層が欅〈な為
だけで、４＋１性に影響はない。その後この表面上に例
えばＢＰ８Ｇ膜などの表面平滑層２１１１ＣＶＩＩＫ！
Ｄ ５００Ｇ 〜７０００ Ｌ積層し、前記コンタク
トホール２１０を再びエツチングして開孔する。ヒヒで
記憶領域のＭ０８トランジスタのウチデプレシシ冒ン臘
になっ九部分は８ＩＯ！膜２０９が瞼資されていえ丸め
に１表面平滑層２１１％この部分で紘凹状に形成され、
外観上から記憶情報を確認することも可能である。（第
２図（＜）。その後、アル電ニウムを食面Ｋ１１着し、
フォトエツチングして電源端子２１２、出力端子２１３
及びアース端子１１４を所定の部分に配線として形成す
る（第２図（・））。この後金表面に保−膜（図示して
いない）を設け、外部への配線取ｐ出し口を設けがチッ
プ纒造を終了する。
スタＴｓ、ＴＮ−ｔのソース・ドレインｌＤ−鎧絡すゐ
第２のＮ蓋領域を拳威しこれらのトランジスタをデプレ
ッシ曹ン蓋にすることがで嚢る。（館２図（Ｃ） ）、
電極端子用のコンタクトホール部分２１０基板上にもむ
のイオン注入が同時に行なわれるが、この基板−分には
すでにＷ°臘領領域形成されておシ、拡散層が欅〈な為
だけで、４＋１性に影響はない。その後この表面上に例
えばＢＰ８Ｇ膜などの表面平滑層２１１１ＣＶＩＩＫ！
Ｄ ５００Ｇ 〜７０００ Ｌ積層し、前記コンタク
トホール２１０を再びエツチングして開孔する。ヒヒで
記憶領域のＭ０８トランジスタのウチデプレシシ冒ン臘
になっ九部分は８ＩＯ！膜２０９が瞼資されていえ丸め
に１表面平滑層２１１％この部分で紘凹状に形成され、
外観上から記憶情報を確認することも可能である。（第
２図（＜）。その後、アル電ニウムを食面Ｋ１１着し、
フォトエツチングして電源端子２１２、出力端子２１３
及びアース端子１１４を所定の部分に配線として形成す
る（第２図（・））。この後金表面に保−膜（図示して
いない）を設け、外部への配線取ｐ出し口を設けがチッ
プ纒造を終了する。
次にこの装置の動作を第３図の回路図で説明する。この
回路はＩＬＯＭの例えば１列を形成する囲路である。電
源端子２１２は、Ｎチャンネルデプレッシ璽ン蓋ＭＯ８
）ランジスタで構成された負荷ＭＯ８）ランジス−Ｔ・
のドレイン入力となつている。このトランジスタＴ’
ｏはゲートとソースが短絡されており、負荷抵抗として
の機能をもっている。またデプレッシ箇ン蓋であるとと
Ｋより、出力信号がスイッチングし丸際の出力部への充
放電のスピードが速いという３列点をも啼ている・この
トランジスタＴ’ｏのソースが出方端子に接続電れてい
る。またこのトランジスタＴ”６のソースは記憶領域の
動作Ｍ０８トランジス＃Ｔｔのドレインと接続されてい
る。このトランジスＪＩＴ’ｌのソース祉次のトランジ
スタテ工のドレインＫＩＮ続されている。
回路はＩＬＯＭの例えば１列を形成する囲路である。電
源端子２１２は、Ｎチャンネルデプレッシ璽ン蓋ＭＯ８
）ランジスタで構成された負荷ＭＯ８）ランジス−Ｔ・
のドレイン入力となつている。このトランジスタＴ’
ｏはゲートとソースが短絡されており、負荷抵抗として
の機能をもっている。またデプレッシ箇ン蓋であるとと
Ｋより、出力信号がスイッチングし丸際の出力部への充
放電のスピードが速いという３列点をも啼ている・この
トランジスタＴ’ｏのソースが出方端子に接続電れてい
る。またこのトランジスタＴ”６のソースは記憶領域の
動作Ｍ０８トランジス＃Ｔｔのドレインと接続されてい
る。このトランジスＪＩＴ’ｌのソース祉次のトランジ
スタテ工のドレインＫＩＮ続されている。
以下同様にトランジス＃６３重で＃ａ統されてこのソー
スはＷａｓ端子２０を通じてＧＮＤレベルとなっている
。また自作−〇８トランジスタＴ’１〜６のゲートには
１行方向の選択信号が入力されるデコード線１１４ＩＮ
が接続されている。このデコード線！１〜ＩＮは低電位
優先臘であシ、これら１１〜ＩＩＩのうち選択されたも
のが低電位（はとんどＯ■）に−１・い壜例えば、デコ
ード線１１が選択され低電位Ｋｋｌｌ、他のデコード線
Ｉｔ〜Ｉ［が高電位、２＊）工ンハ／スメン）ＭＯＳ）
ランジスタカ動作す１正のバイアスが印加される電位で
あるとする。このと自１１が入力するトランジスタＴ’
Ｓは一導遥と亀ろ。書九トランジスーヂ３とＴｊ−ｔハ
デプレッシ冒ン蓋で魯る九め正の高電位から０７重での
振―の入力信号に対してけいつでも導通である。まえエ
ノハンスメン）蓋トランジスタイ屓は入力信号が高電位
でｈ為えめに導通である。結局出方端子！１３の出力信
号は高電位となる。これは１選択さレタトランジスタｉ
−に論理ｌが記憶されていえことに対応づけられる。こ
のように記憶領域の動作Ｍｏａｔ）ランジスタのうちエ
ンハンスメント麗のトランジスタが選択され大場合は出
力が高電位にな抄、そのトランジスタには論理ｌが記憶
されていえととに対応する。次にデコード線Ｉ雪が選択
され大場合、とのｌ５ｌｃ搾続されたトランジス−Ｔ鵞
はデプレＶＶ冒ン蓋であ４九め入力信号に関係なく導通
である。を九他のトランジスＩ Ｔ”ｔ 、’ｈｔＬｓ
、Ｔｅｌ”等、′Ｉ′、、テ轟は入力が高電位である
ため、會たＴ直１はデプレッシ曽ン型であ為ためにナベ
で導通となり、結局出力端子２１３からの出力信号は低
電位となる。これはトランジスタ〒ｉ論ＩＩｏが記憶さ
れていたことに対応づけられる。このように、動作ＭＯ
８のうちデプレッＶ■ン蓋トランジス−が選択され大場
合は出力が低電位とな勤そのトランジスタは論ＩＩＯが
記憶されていＩＩＬことに’＆Ａ。以上説明しえような
動作によってＲＯＭとして機能している。
スはＷａｓ端子２０を通じてＧＮＤレベルとなっている
。また自作−〇８トランジスタＴ’１〜６のゲートには
１行方向の選択信号が入力されるデコード線１１４ＩＮ
が接続されている。このデコード線！１〜ＩＮは低電位
優先臘であシ、これら１１〜ＩＩＩのうち選択されたも
のが低電位（はとんどＯ■）に−１・い壜例えば、デコ
ード線１１が選択され低電位Ｋｋｌｌ、他のデコード線
Ｉｔ〜Ｉ［が高電位、２＊）工ンハ／スメン）ＭＯＳ）
ランジスタカ動作す１正のバイアスが印加される電位で
あるとする。このと自１１が入力するトランジスタＴ’
Ｓは一導遥と亀ろ。書九トランジスーヂ３とＴｊ−ｔハ
デプレッシ冒ン蓋で魯る九め正の高電位から０７重での
振―の入力信号に対してけいつでも導通である。まえエ
ノハンスメン）蓋トランジスタイ屓は入力信号が高電位
でｈ為えめに導通である。結局出方端子！１３の出力信
号は高電位となる。これは１選択さレタトランジスタｉ
−に論理ｌが記憶されていえことに対応づけられる。こ
のように記憶領域の動作Ｍｏａｔ）ランジスタのうちエ
ンハンスメント麗のトランジスタが選択され大場合は出
力が高電位にな抄、そのトランジスタには論理ｌが記憶
されていえととに対応する。次にデコード線Ｉ雪が選択
され大場合、とのｌ５ｌｃ搾続されたトランジス−Ｔ鵞
はデプレＶＶ冒ン蓋であ４九め入力信号に関係なく導通
である。を九他のトランジスＩ Ｔ”ｔ 、’ｈｔＬｓ
、Ｔｅｌ”等、′Ｉ′、、テ轟は入力が高電位である
ため、會たＴ直１はデプレッシ曽ン型であ為ためにナベ
で導通となり、結局出力端子２１３からの出力信号は低
電位となる。これはトランジスタ〒ｉ論ＩＩｏが記憶さ
れていたことに対応づけられる。このように、動作ＭＯ
８のうちデプレッＶ■ン蓋トランジス−が選択され大場
合は出力が低電位とな勤そのトランジスタは論ＩＩＯが
記憶されていＩＩＬことに’＆Ａ。以上説明しえような
動作によってＲＯＭとして機能している。
尿貴論例のＲＯＭＫかいては、その記憶内容を決窒する
デプレシシ■ン霞勅作Ｍｏｌを形成す為ためのチャンネ
ル部へのイオン注入工１が金工１中の後生になっている
・つ壕〉、８１伽膜（１０１）の積層工１ｉ★では記憶
内容が決定書れなくてもあらかじめ行なっておくことが
で−る。そして顧客の要求によりて記憶内容が＃に會）
、そのマスタが得られ九ｌｌに前述し友チャン率ルへの
イオン注入と１ｍ）の工程を行なえばよい。このように
本発明によれば従来方法Ｋ〈らべて記憶内容の注文を受
けてから、それを゛記憶させ九製品を完成する壕での時
間が大＠ＫＩ［縮できるという効果がある。また記憶領
域中のデプレッシ１ン蓋トランジスタ上を覆う儂−膜部
が凹状に陥没している丸め、外観上から記憶内容を確認
で自重という効果もある。
デプレシシ■ン霞勅作Ｍｏｌを形成す為ためのチャンネ
ル部へのイオン注入工１が金工１中の後生になっている
・つ壕〉、８１伽膜（１０１）の積層工１ｉ★では記憶
内容が決定書れなくてもあらかじめ行なっておくことが
で−る。そして顧客の要求によりて記憶内容が＃に會）
、そのマスタが得られ九ｌｌに前述し友チャン率ルへの
イオン注入と１ｍ）の工程を行なえばよい。このように
本発明によれば従来方法Ｋ〈らべて記憶内容の注文を受
けてから、それを゛記憶させ九製品を完成する壕での時
間が大＠ＫＩ［縮できるという効果がある。また記憶領
域中のデプレッシ１ン蓋トランジスタ上を覆う儂−膜部
が凹状に陥没している丸め、外観上から記憶内容を確認
で自重という効果もある。
崗、本爽施例でａＰＩｌｌ基板上ＫＮチャンネルのＭｏ
１）ランジス−を形成したが、Ｎｌｌ！板上にＦ？キン
ネルのＭｏ８）ランジスタを彫威するものでありてもよ
い。
１）ランジス−を形成したが、Ｎｌｌ！板上にＦ？キン
ネルのＭｏ８）ランジスタを彫威するものでありてもよ
い。
嬉１ｍ１（荀乃ＩＩ（・）は従来の、ＲＯＭを構成する
牛噂体装置の調造工程を説明する、部分−面図である＊
ｌ１１１１（→乃至（・）は本発明の一実施例のＲＯＭ
を構成すｂ亭導体装置の側造工１を説明する部分−面間
である。第Ｎ＠は本発明の一実施例のＲＯＭの動作をｆ
ｉｌＨす、１１＠路図である。 １０１・・・半導体基体、２０３・・・絶縁属、２０＠
−、−２Ｈ％・・・多結晶シリコンゲート電極、２０３
１〜２０３−Ｎ・・・ゲート絶縁膜、２０’Ｌ、〜２０
７−Ｎ・・・ソース領域。 ２０Ｂ−１〜ｇｏｓ−，・・・ドレイン領域、２０９・
・・第Ｎの絶縁膜。 代理人 弁通士 剛 近 憲 佑 （ほか１名） １１図（α） ｏ− ”４ ｆ図（ｄ） 第２図 （ｏＬ） １２図 ｃ！Ｆ） （Ｃ） （ｄ＋ ￥ＪＺ図 ｔｅｌ 手続補正書（自発） １、 事件の表示 特願昭５６−１００６５４号 ２、発明の名称 半導体装置の製造方法 （３０７） 東京芝浦電気株式会社 ４、 代 理 人 〒１００ 東京都千代田区内幸町１−１−６ ５、補正の対象 （１）％杵晴求の範囲を別紙の通り訂正する。 （２）ｆｊＡｍ＊第４頁第７行目の「ドレイン」を「ノ
ース」と訂正する。 （３）明細書縞５Ｊｉ［第３行目〜縞４行目の［ソース
とドレインが短絡し、」を削除する。 （４）”Ｊ［書ＪＩＩ８］［５１８行目）ｒ２０２Ｊ
ヲｒ２０１Ｊと訂正する。 （５）明細書第１３頁第２０行目の「搾続」を「接続」
と訂正する。 （６１明ｍ書ｍ １３ ｊ（ｌｌｌＥ ２０行Ｉｎ（７
） ＦＴ、Ｊｔ−ｒ’ｌ’、’Ｊと訂正する。 （７）明細書第１５１［第２０行目のｒ２０６−１４を
「２０６−０」と訂正する。 ＋８） 明細書第１６頁第１行目の「２０３−１Ｊを
「２０３−０」と訂正する。 （９） 明ｍ書１１１６３［ｌ１ｇ行ｄ（７）ｒ２０
７−１〜２０７−Ｎ・・・・・・ソース領域」を「２０
７−０〜２０７−Ｎ・・・・・・ドレイン領域」と訂正
する。 ａｌ 明細書第１６頁第３行目ノ［２０８−１〜２０
８−Ｎ・・・・・・ドレイン領域」をｌ−２０８−０〜
２０８−Ｎ・・・・・・ソース領域Ｊと訂正する。 ａυ 図面第１図（ｅ）、第２図（ｂ）第３図を別紙の
通り訂正する。 以 上 一導電型の半導体基体上に厚いＩＪ４１の絶縁膜を形成
する工程と、上＃ｊ２ｓ１の絶縁膜を選択的にエツチン
グし基体面を露出させる工程と、上記露出部に第２の絶
縁ｙｉｉｔ形成する工程と、この杷縁膜上に多結晶シリ
コン層を形成する工程と、この多結晶７リコン層の一部
を除去することにより複数個のＭｕ）８）ランジスタの
ゲート電極を形成する工程と、このゲート電極をマスク
にして前記ｌＸ２の絶縁膜をエツチングし前記複数個の
ＭＯ！９）ランジスタのゲート絶縁膜を形成する工程と
、このゲート絶縁膜と上記第１の絶縁膜をマスクにして
前記基体上に前記複＃！Ｌ４ａのＭＯＳ）ランジスタの
ソース領域及びドレイン領域となるｊｌｌの他導電型不
純物領域を形成する工程又はｍ紀ゲート電極をマスクと
して、第２の絶縁膜をエツチングする事なしく、インプ
ラによって、ソース、ドレイン領域となる領域を形成す
る工程と、前記複数鋼のＭＯＳ トランジスタが形成さ
れたＩａ記基体上に第トランジスタの中から選択された
所定のＭＯＳ）２ンジスタの前記ソース領域と前記ドレ
イン誠域間の少なくともチャンネル領域上の前記ｖｓ３
の絶縁膜を選択的に除去する工程と、この第３の絶縁膜
をマスクにして前記チャンネル領域に他導電型の不純物
を注入し前記所定のＭ２Ｓ）？ンジスタを構成する前記
ソース領域と前記ドレイン領域間を連結するようなｌＥ
２の他導電型不純＊領域を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 ”！ １ 図 （已） １２図（４） ■３図 ＶＤＤ
牛噂体装置の調造工程を説明する、部分−面図である＊
ｌ１１１１（→乃至（・）は本発明の一実施例のＲＯＭ
を構成すｂ亭導体装置の側造工１を説明する部分−面間
である。第Ｎ＠は本発明の一実施例のＲＯＭの動作をｆ
ｉｌＨす、１１＠路図である。 １０１・・・半導体基体、２０３・・・絶縁属、２０＠
−、−２Ｈ％・・・多結晶シリコンゲート電極、２０３
１〜２０３−Ｎ・・・ゲート絶縁膜、２０’Ｌ、〜２０
７−Ｎ・・・ソース領域。 ２０Ｂ−１〜ｇｏｓ−，・・・ドレイン領域、２０９・
・・第Ｎの絶縁膜。 代理人 弁通士 剛 近 憲 佑 （ほか１名） １１図（α） ｏ− ”４ ｆ図（ｄ） 第２図 （ｏＬ） １２図 ｃ！Ｆ） （Ｃ） （ｄ＋ ￥ＪＺ図 ｔｅｌ 手続補正書（自発） １、 事件の表示 特願昭５６−１００６５４号 ２、発明の名称 半導体装置の製造方法 （３０７） 東京芝浦電気株式会社 ４、 代 理 人 〒１００ 東京都千代田区内幸町１−１−６ ５、補正の対象 （１）％杵晴求の範囲を別紙の通り訂正する。 （２）ｆｊＡｍ＊第４頁第７行目の「ドレイン」を「ノ
ース」と訂正する。 （３）明細書縞５Ｊｉ［第３行目〜縞４行目の［ソース
とドレインが短絡し、」を削除する。 （４）”Ｊ［書ＪＩＩ８］［５１８行目）ｒ２０２Ｊ
ヲｒ２０１Ｊと訂正する。 （５）明細書第１３頁第２０行目の「搾続」を「接続」
と訂正する。 （６１明ｍ書ｍ １３ ｊ（ｌｌｌＥ ２０行Ｉｎ（７
） ＦＴ、Ｊｔ−ｒ’ｌ’、’Ｊと訂正する。 （７）明細書第１５１［第２０行目のｒ２０６−１４を
「２０６−０」と訂正する。 ＋８） 明細書第１６頁第１行目の「２０３−１Ｊを
「２０３−０」と訂正する。 （９） 明ｍ書１１１６３［ｌ１ｇ行ｄ（７）ｒ２０
７−１〜２０７−Ｎ・・・・・・ソース領域」を「２０
７−０〜２０７−Ｎ・・・・・・ドレイン領域」と訂正
する。 ａｌ 明細書第１６頁第３行目ノ［２０８−１〜２０
８−Ｎ・・・・・・ドレイン領域」をｌ−２０８−０〜
２０８−Ｎ・・・・・・ソース領域Ｊと訂正する。 ａυ 図面第１図（ｅ）、第２図（ｂ）第３図を別紙の
通り訂正する。 以 上 一導電型の半導体基体上に厚いＩＪ４１の絶縁膜を形成
する工程と、上＃ｊ２ｓ１の絶縁膜を選択的にエツチン
グし基体面を露出させる工程と、上記露出部に第２の絶
縁ｙｉｉｔ形成する工程と、この杷縁膜上に多結晶シリ
コン層を形成する工程と、この多結晶７リコン層の一部
を除去することにより複数個のＭｕ）８）ランジスタの
ゲート電極を形成する工程と、このゲート電極をマスク
にして前記ｌＸ２の絶縁膜をエツチングし前記複数個の
ＭＯ！９）ランジスタのゲート絶縁膜を形成する工程と
、このゲート絶縁膜と上記第１の絶縁膜をマスクにして
前記基体上に前記複＃！Ｌ４ａのＭＯＳ）ランジスタの
ソース領域及びドレイン領域となるｊｌｌの他導電型不
純物領域を形成する工程又はｍ紀ゲート電極をマスクと
して、第２の絶縁膜をエツチングする事なしく、インプ
ラによって、ソース、ドレイン領域となる領域を形成す
る工程と、前記複数鋼のＭＯＳ トランジスタが形成さ
れたＩａ記基体上に第トランジスタの中から選択された
所定のＭＯＳ）２ンジスタの前記ソース領域と前記ドレ
イン誠域間の少なくともチャンネル領域上の前記ｖｓ３
の絶縁膜を選択的に除去する工程と、この第３の絶縁膜
をマスクにして前記チャンネル領域に他導電型の不純物
を注入し前記所定のＭ２Ｓ）？ンジスタを構成する前記
ソース領域と前記ドレイン領域間を連結するようなｌＥ
２の他導電型不純＊領域を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 ”！ １ 図 （已） １２図（４） ■３図 ＶＤＤ
Claims (1)
- 一導電蓋の牛導体基体上に厚い第１の絶縁属を形成する
工１と、上記第１の絶縁属を選択的にエツチングし基体
面を露出させる工程と、上記露出部Ｋｊｌｌｌの絶縁膜
を形成する工程と、この絶縁膜上に多曽晶シリプン層を
形成する工程と、この多結晶ＶｔＪ：ｚン層の一部を除
去することによ〉複数個のＭ０８トランジスタのゲート
電極を形成する工１と、仁のゲート電極をマスクにして
前記第２の絶縁膜をエツチングし前記複数個のＭ０８ト
ランジ翼−のゲート絶縁属を形成する工１と、この４／
−）ａＩＩｌ属讐マスクにして前記基体上に曽記複歇備
のＭ０８トランジスタのソー１領域及びドレイン領域と
なる他導電臘不純物領域を形成す石ニー又は前記ゲート
電極をマスクとしで、纂２の絶縁属をエツチングす１事
なしに、インプラによって、ソース、ドレイン領域とな
る領域を形成する工程と、前記複数側のＭＯ８トッンジ
スｐｔｙｓ形成されえ前記基体上に嬉３のＩａ＠膜を形
成する工１と、前ｉ！複数個のＭ（Ｎｌ）ランジス−の
申から通釈され九所定のＭ０８トランジス−の前記ソー
ス領域と前記ドレイン領域間の少なくともチャンネル領
域上の前記第３の絶縁属を選択的に除去する工程と、こ
の第３の絶縁膜をマスタにして前記チャンネル領域に倫
導電蓋の不純物を注入し前記所定のＭ０８トッンジスＩ
を榔威す為前記ソース領域と前記ドレイン領域間を遁曽
するよう１鎮２の他導電蓋不純物領域を形威す為ニーと
を有す為ことを脣徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100654A JPS583265A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
| GB08217405A GB2102623B (en) | 1981-06-30 | 1982-06-16 | Method of manufacturing a semiconductors memory device |
| US06/390,032 US4608748A (en) | 1981-06-30 | 1982-06-18 | Method of manufacturing a memory FET with shorted source and drain region |
| DE19823224287 DE3224287A1 (de) | 1981-06-30 | 1982-06-28 | Herstellungsverfahren fuer eine halbleitervorrichtung |
| DE19823249828 DE3249828A1 (ja) | 1981-06-30 | 1982-06-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100654A JPS583265A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583265A true JPS583265A (ja) | 1983-01-10 |
Family
ID=14279796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100654A Pending JPS583265A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274044A (ja) * | 1988-09-09 | 1990-03-14 | Nec Kyushu Ltd | Ｍｏｓトランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375781A (en) * | 1976-12-14 | 1978-07-05 | Standard Microsyst Smc | Method of producing mos semiconductor circuit |
| JPS5570072A (en) * | 1978-11-21 | 1980-05-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor read only memory |
-
1981
- 1981-06-30 JP JP56100654A patent/JPS583265A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375781A (en) * | 1976-12-14 | 1978-07-05 | Standard Microsyst Smc | Method of producing mos semiconductor circuit |
| JPS5570072A (en) * | 1978-11-21 | 1980-05-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor read only memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274044A (ja) * | 1988-09-09 | 1990-03-14 | Nec Kyushu Ltd | Ｍｏｓトランジスタの製造方法 |
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