JPS583266A - 論理回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は納期短縮を可能とし九＃ＩＩ場回路の製造方法
に関するものである。

一般に第１図〜第４図に示すとと龜論塩回路は公知であ
る。

かかる論Ｊｌ［ｇ回路は、特会昭５６−３６８８号公報
にも示されている。ｇｔ図はこの論理回路の一部平向パ
ターン図である。を九第２図は第１図に対応する等価回
路図、第３図は第１図をＩ−Ｉ’線に旧って切断し九断
面図、第４図は＠１図パターン図をロジック図とし丸も
のである。

ｔ４１図〜第４図によれば論！１１ｇ１路は、ｐ形基体
ｔｌ）にゲート絶縁貞（２）　ｓゲート電極（３）を形
成すると共にゲート電極間にＮ＋領領域４）を拡敏によ
り杉成することで構成している。そして　８１図に示す
回路によれば、第２図に示す様にＭＯ８（ＭｅｔａｌＯ
ｘｉｄ・８ｅｎｍ１ｃｏａｄｕｃｔｏｒ）　　）ランジ
スタＱｌｌ　’　Ｑｔｉ　”％ｔ　Ｑ１２ｔ４□２・Ｑ
３２をそれぞれ直列接続したものなので（負荷トランジ
スタは図示していない。）、第４図に示すごとき多入力
のＮＡＮＤ回路を２ＩＩ並列接続したものとなる。

こζで、これら論理回路はユーザーからの仕様によりい
ろいろな目的に従う所用のゲート入力数が設定される。

例えば助トランジスタＱ０の働きを無とし、入力数を１
本減じたかの様にするためにはＭＤ８　トランジスタＱ
０のソース（４、）とドレイン（４，）をイオン注入層
（７）により短絡する。

ところで、これら構成様式の論理回路は、従来は第５図
（４）〜（７）に示す製造プロセスにより形成されてい
た。しかしながら、これら製造プロセスに従うと上述し
たイオン注入のプロセスがクエーＩ・工程の初期の段階
で行なわれるため納期が遅れるという欠点を有する。

すなわら、第５図四〜（ト）に示される論理回路は、エ
ンへンスメント％ＭＤ８）９ンジスタＱ８．・Ｑ、１・
’１ｓｔ並びに負荷として作用するデプＶツシ、ン形鳩
凋トランジスタＱＬを直列接続し九−ので、これらを形
成するにありては、まず、ｍｓ図ｔＡ）Ｋ示すとと１１
Ｐ形半導体基体（８）上に所定のアクティブ領域を開孔
してフィールド絶縁膜（９）を設け、その後顧客パター
７に従って、トランジスタを短絡するだめのイオン注入
層（１（Ｉと、ディプレッジ冒ン領域（１１）とを同時
に形成することで始まるが、これは顧客パターンを受け
てから、次に示す（１）〜■の工程を進めなければなら
ず、ユーザーへの納入期間がずっと遅れる。

すなわち、上記論理回路はイオン注入４Ｇ・Ｑｌ）を形
成し九級。

（１）嬉５園内に示すごとき基体露出面を覆う薄いＩｌ
ｌの絶縁膜Ｉを形成し、 ＋１）まえ、その上面に第１のポリシリコン層α場を形
成し、 （−）第５園内にて形成され九第１のポリシリコン４Ｉ
をＰＩＦ　（ｐｈｐｔ　ｇｎｇｒａｖｉｓｌｇ　ｐｒｏ
ｇｅｓａ　；写真蝕刻工程、以下Ｐｆと略す。）シ、第
５図（６）に示すようにゲート領域ａ４−Ｏｉｌ　Ｑ？
）を形成しなければならない。

＠また、このＰＩＦ後の第１ポリシリコンｆａａｄをマ
スクＫして、第１の絶縁ｊｌｌＱａをエツチング除去し
ゲート絶ｄａｌｌｙ（ＩＩを形成しなければならず、（
マ）ｉた、このゲート絶縁膜ＯｉをマスクにしてＮ形不
純物領域嗜を形成しなければならない。尚、この時、ｐ
ｇｐされた第１ポリシリコンｙａａ４はＮ形に導電体化
される。

（４そして、次には第５図（Ｃ）に示すように基体全面
を第２０絶轍膜Ｑｌで被覆しなければならないし、ｋＩ
ｔ九、第５図（均に示すようにアルミニウム電極（後述
）を取り出す部分にコンタクトホール（４）を杉成しな
ければならない。

−そして更には、第５図（ト）に示すようにＢＰ８Ｇ（
Ｂｒｏｎ　Ｐｈｏｓｐｈｏ−８＋１１ｃａｔａ　Ｇｌａ
ｓｓ）膜０１を形成しなければならない。

−そして、加熱を行い上記ＢＰ８Ｇ膜＋ａをだれさせ、
そして表面平清化−とし、アルミニウム配線＜ｄｋ述）
の段切れ防止策を行い、 （×）シかる後、新たに電極コンタクトホール−を杉成
し、 （鴻そして、′ａ５図（ト）に示すようにアルミニウム
電極Ｃ４を形成しなければならな力λつ九。

本発明は上記欠点に−みて考え出され九論壇回路の製造
方法に１するものであｈその目的とするところは鹸Ｊｌ
［Ｉｌｌｌ路の納期を短縮することである。

そして、その特徴とするとζろは論理回路の）（ターン
決定をウエーノ・一工程の後期に行うことであるが、そ
れら構成は以下の説明よ襲明らかである。

第６図囚〜（ト）には本発明を表わす一実施例が示され
る。

第６図囚〜（５）は第５図（Ａ）〜ηに対応させて＃１
力為れ九！ｆｆ１ｌ！路の概略グロセス図で、第５図（
Ａ）〜ηに対応するものはすべて同−符号力監付されて
いる。

本発明に従う論Ｊ！１１ｇ１路は次のようにして鯛遺さ
れる。ｔず、第６図（Ａ）に示されるように、−導電形
（Ｐａｌ不純物含有）からなる°牛導体基体（８）上に
膜厚を５ｏｏｏ〜１５０００オ／ゲストロームとする厚
い第１の絶縁ｊｉＩｔ９）を形成する。そして次に社、
殖亀トランジスタＱ■・Ｑ２１−Ｑ３１−ＱＬを構成す
るアクティブ領域が開孔される。そして、負荷として作
用するディプレッジ冒ン領域αυがイオン注入によ抄形
成される。尚、この時イオン注入によ抄形成されるＮ領
域は顧客パターンに影響を受けない領域１例えば負荷領
域、周辺回路のみである。以下、これからのａＦ１４は
従来例に合わせてプロセス番号を付しながら説明する。

すなわち、上記論理回路はイオン注入層（Ｉυを形成し
先後。

（：）第６図（４）に示すごとき膜厚を５００〜１００
０オノグストロームとする薄い第２の絶縁膜α２を設け
る。

（謬）そして、その上には積層して膜厚を３０００〜４
０００オングストロームとする第１のポリシリコン層ｏ
ｌを形成する。

（１）そして、その後ＰＲを行うことにより、第６図向
に示すごときゲートＩＩ埴（１４＋　ｊｓ　（１１！　
ａηを形成する。

斡）また、次には第１ポリシリコンパターンをマスクと
して不要部の第２絶縁膜を除去する。

を行うことによ塾他の導電形でなる領域、すなわち／−
ス・ドレイ／領域Ｑｌ（１時、及び配線用継拡赦ＩＩＩ
　Ｉｌｌをもうける。尚、この時、ＰＭされ九第１ポリ
シリコン噛ｉはＮ形に導電体化される。

（ｖＯそして、その上面に紘第６図（Ｃ）に示すように
第３の絶縁膜ＱｌとしテＣＶＤ−８ＣＶＤ−８１０２（
Ｃｈｅ　ＶａｐｅｒＤｅｐｏｓｉｔｉｏｎ−８１０２；
化学気相成長によった５１０２膜。）膜を２０００〜６
０００オングストローム１７）厚さにして設ける。

（ｖｌそして、ここから顧客パターンを使用する。

この顧客パターン社第５園内にて示し九イオン注入４ｕ
ｌに相当する短絡−（＃ＥＩＳ図（ト）で示す第２ポリ
シリコＶ４Ｑ４．　　）を設けるべくプログラムされた
マスクで、これをもって、第６図−に示すとと色短絡部
の基体面（至）が露出される。尚、このコンタクトホー
ルはアルミニウムコンタクトホール（至）と同時に形成
される。

一′次に上記コンタクトホール（至）（至）を含む基体
全面に第６図に）に示すごとき第２０ポリシリコン−（
至）を積層する。

ｄそして、この第２ポリシリコン膜（至）を活性化する
。

ｔｘｔそして１次にはＰｇＰ　１Ｌ−使うことにより、
必要１所（論Ｈ１１ｇｌ路の必要パターン部、）のみを
残して他を除去する。尚、この段階でＭＯ８）ツンジス
タＱ１１はノース、ドレインが短絡され丸状繍となる。

（ロ）その後、　ＢＰ８Ｇ属Ｑυを形成する。

＠そして加熱し、ダレさせることにより表面平滑化層と
する。

−そして、ＰｇＰを行りてアルミ二りムコンタクトトホ
ール（４）を設ける。

Ｕそして、その債、嬉６図閲に示すようにフルミニラム
電［ｉ＠を形成する。

このようにして、論ｍ回路は完成される。

尚、ここに示した論理回路の製造方法は断面図を使用し
九ものなので平面的構成が離解である。

そこで、第７図四〜に）を使って平面的構成を説明する
。

１１Ｆ７図（４）には厚い第１の絶縁ｊｌ［（９）を選
択エツチングして列線部（アクティブ領域）の基体１！
Ｉｉ（至）を４出させたウェーハが示されている。この
上面には積−して、薄い第２の絶縁属（図示していない
、）並びに第１のポリシリコン４（図示していない。）
が形成される。そして第７図β）のようにまず、第１の
ポリシリコン−にＰｇＰを施こすことにより列線部に対
して直交状に配置される行線用の第１ポリシリコン−（
１３が残される。そして爽にはこの嬉１ポリシリコンＦ
−１３１をマスクにして＠２の絶縁膜がエツチングされ
る。そして２列線部の基体＠（至）が４出される。この
載体―出面には、４７図１ｃ）に示すように、基体に対
して反対導を形であるＮ形頒城（至）が形成される。こ
の時、第１のポリシリコン層０３は活性化され、ゲート
配線ａｍ’となり、　ＭＬ）８トランジスタＱ２１１Ｑ
３１が形成される。この第１のポリシリコンｌ１１１を
含む基板は、次には第７−０に示すようにｆａ２の絶縁
属Ｑｌでカバーされる。そして、次にはユーザーよシの
顧客パターンに従って、短絡トランジスタＱ３１が設定
され、ソース・ドレインを短絡するためのコンタクトホ
ール（至）が形成される。そして次には基体全面に第２
のポリシリコン１１１１２４を被着し、活性化すると共
にＰＥＰを行い。第７図（ト）に示すごとき短絡−（至
）を形成する。

しかる後、この短絡−（財）の上面より第３の絶縁膜１
２Ｉを被着形成し、第７図００構成を得る。そして、こ
こで加熱を行う。すると、第３の絶縁膜ＱＤはＢＰ８Ｇ
膜であるため、第７図Ｏにて示したコンタクトホール（
至）の段部及び表面の段差部においては、ＢＰ８Ｇ　ｌ
［ｔ２１）がダレ、アルミニウム電極（ハ）の段切れ防
止策となる０以上にして論理回路は完成される。

以上、本発明と従来例とを納期時間を軸にして比較すれ
ば次表に示す通りである。

以下余白 表よりｆＩＡらかなように、従来方法の場合、顧客パタ
ーンを受けてから１回路を完成するのに、少なくとも（
＋）〜Ａのプ彎セス、すなわち、１１プロセスが必要で
あるのに対し、本発明プロセスによれば、−〜６ｄ）プ
ロセスすなわち％８プロセス要すればよい。

しかも、本発明プロセスによれば顧客パターンを受けて
から行うプロセスには、拡散処理が入っていないため、
拡散処理が入っている従来プロセスに比べれば少なくと
も５日〜７日の納期短縮が行なえる。

したがって、本発明によれば、従来に比して納期短縮が
行なえる論理回路の製造方法が提供できる。

尚、第８図には５本発明に従った論理回路が示され、第
９図にはその等価回路図が示されるが、これらは具体的
にはマスクＲＧｄであり、デコーダで６９１通常のロジ
ックゲートである。

【図面の簡単な説明】

ａ４１図は従来倫理回路の平向ノくターン図、第２図は
その等価回路図、　＠３ＦＭは鶴１図をＩ−ｒ′線に清
って切断した断面図、第４図は第１図をロジック図とし
友もの、第５図四〜（ト）社第１図に示す論ｊｌ１ｇｌ
路を製造するための従来プロセス図、第６図（〜〜（ト
）は第１図と同Ｉｉ＆能を有する論理回路を製造するた
めの本発明の製造プロセス図、第７図（５）〜（ハ）は
本発明を乎゛面的な立場から説明した製造プロセス図、
第８図は本発明にしたがった論理回路断面図、第９図は
、第８図に対する等価回路図である。 ８・・・半導俸基体（Ｐ形） ９・・第１の絶縁膜 １２′・・・第２の絶縁膜 １３′・・・第１のポリシリコン層 １８・・・１−不純物領域 ２４′・・・＠２のポリシリコン層 １９・・・第３の絶縁− ２１・・・第４の絶縁膜 ２０．２３・・・コンタクトホール ２２・・・アルｉニウム電極 １′　　　　　第２図 第３図　　　　　　　第４図 ｆＪ　５図 ￥Ｊ６図 １６７「≧」　　　　　　　　ダ弓 第７０ ２４′ 手続補正書（自発） １．　事件の表示 特願昭５６−１００６５５号 ２、発明の名称 論理回路の製造方法 ３、補正をする者 事件との関係　　特　　許　　出願人 （３０７）　　東京芝浦電気株式会社 ４、代理人 〒１００ 東京都千代田区内幸町１−１−６ 東京芝浦電気株式会社東京事務所内 （７３１γ）弁理士　則近憲佑 ５、補正の対象 （１）明細書 ＋１）　　明細書第４貢第２行目の「Ｑ３□」を、「デ
ィプレッジ嘗ン形ＭＯ８）ランジスタ。、１」と訂正す
る。 （２）明細書嬉４１ｆｌｌ　２０行目（７）ｒｐｈｐｔ
Ｊｔ［ｐｈｏｔ　Ｊ　　と訂正する。 （３）明細書ｉｓ５頁第６行目および第７行目の。 ｒ　（１２）　Ｊを［（１２’）　Ｊと訂正する。 （４）明細書第７頁第５行目〜第６行目にある［この時
イオン注入により形成されるＮ領域は」を［この時イオ
ン注入される領域は」と訂正する。 （５）明細書第９両第２行目のｒ　（２３）　Ｊを［（
２４月と訂正する。 （６）明細書第１０￥Ｌ第９行目、゛第１０行目、第１
５行目のｒ　（１３）　Ｊをｒ　（１３’）　Ｊと訂正
する。 （７）明細置端１０厘第１７行目のｒ（１１」をｒ　（
１３”）と訂正する。 （８）　　明ａ＃第１１頁第４行目、第５行目のｒ　（
２４）　Ｊを「（２４′）ｊと訂正する。 ＋９）　　Ｉｌｌ細書＃１１３員第８行目〜ＪＩＩＩＯ
行目の［拡散処理が入っていないため、拡散処理が人り
ている序来プロセスに比べれば少なくとも５日〜７日の
納期短縮が行なえる。」を、１３プロセス１１・　図ｔ
ＪｔｌｌＬ＜図、第９図を別紙の通り訂正する。 以　　　上 ＶＪ４図

Claims (1)

【特許請求の範囲】
1. 第１の導電形でなる半導体基体に厚い第１の絶縁属を形
   成す木工機と、上艷第１の絶縁膜を選択的にエツチング
   し列線部の基体面を露出させる工程と、上記基体上に順
   追って薄い第２の絶縁膜、第１０ボｌＪ＆’リコン層を
   積層する工程と、上記列線に対し直交状に配役される行
   線部に上記第２の絶縁膜甚びに第１のポリシリコン１を
   残し他を除去する工程と、上記第１の絶縁膜、並びに第
   ２の絶縁ｇあるいは第１のポリシリコン層をマスクにし
   て上紀基体門出面に第２の導電形でなる不純物領域を形
   成す□る工程と、上記第１のポリシリコン層を覆うよう
   にした第３の絶縁膜を形成する工程と、要求プログラム
   に従う短絡ト−）／ジスタ部を設定し、このトランジス
   タを構成する上記不純物領域を露出させる工程と、上記
   露出され九不純物領域を短絡すべく第２のポリシリコン
   層管形成する工程と、この第２のポリシリコン層を被覆
   する丸めの第４の絶縁膜を形成する工程と、上記不純物
   領域より外部取抄出し電極を形成するだめのコンタクト
   ホールを形成する工程と、外部亀９出し電極を形成する
   工程とを具備することをｑＩ＃黴とする―理回路の製造
   方法。