JPS5896769A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS5896769A JPS5896769A JP19438681A JP19438681A JPS5896769A JP S5896769 A JPS5896769 A JP S5896769A JP 19438681 A JP19438681 A JP 19438681A JP 19438681 A JP19438681 A JP 19438681A JP S5896769 A JPS5896769 A JP S5896769A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体素子のｉ途方法の改良に闇するもので
ある。
ある。
例えばＭＥＳｌ’ＷＴでは、ソースとゲート、またはゲ
ートとドレイン間の距離が小さいほど、またゲート長が
小さいほど高周波特性が改善されるが、従来のホトリン
グラフィ、マスク合せ法による製造工程では、パターン
の極小化には限界があり、またマスクずれによる特性の
不均一化、劣化などの恐れがある。そこで、このように
マスク合せによって特性が左右されず、倣小なりＬ極パ
ターンを形成する製造工極が必振とされる。
ートとドレイン間の距離が小さいほど、またゲート長が
小さいほど高周波特性が改善されるが、従来のホトリン
グラフィ、マスク合せ法による製造工程では、パターン
の極小化には限界があり、またマスクずれによる特性の
不均一化、劣化などの恐れがある。そこで、このように
マスク合せによって特性が左右されず、倣小なりＬ極パ
ターンを形成する製造工極が必振とされる。
従来の１＝’ＥＴ（］］！Ｊ！造力法ｔ−第１図ａ）
、 （ｂ）によって説明する。
、 （ｂ）によって説明する。
まず、第１図（ａ）に下すように、半絶縁性の牛纒体基
板１上にエピタキシャル法またはイオン狂人法によって
ｎ型の導１１〜２１ｉ−形成する。次に、ホトリングラ
フィによってレジストマスクを形成した後に、高ｓｉの
イオン注入を行ない、続いてアニールを行なうことによ
り、ソースおよびドレーン領域３および４を形成する。
板１上にエピタキシャル法またはイオン狂人法によって
ｎ型の導１１〜２１ｉ−形成する。次に、ホトリングラ
フィによってレジストマスクを形成した後に、高ｓｉの
イオン注入を行ない、続いてアニールを行なうことによ
り、ソースおよびドレーン領域３および４を形成する。
さらに、第１図缶）Ｋ 示スように、ホトリソグラフィ
技術を用い、オーミック電極のリフトオフを行なってソ
ース電極５およびドレイン電極６ｔ−形成し、再びホト
リソグラフイ技術を用い、ゲート金属のリフトオフを行
なってゲート電極７を形成する。
技術を用い、オーミック電極のリフトオフを行なってソ
ース電極５およびドレイン電極６ｔ−形成し、再びホト
リソグラフイ技術を用い、ゲート金属のリフトオフを行
なってゲート電極７を形成する。
このような従来のＦＥＴの製造方法では、積度ヲ豐する
マスク合せが２回必振であり、マスクずれなどによって
ゲート電極７がソース領域３やドレイン領域４と接触し
、ゲート１圧の劣化を生ずる欠点があっに０まだ、マス
ク合せを行なっているため、ソースとゲート、またはゲ
ートとドレイン間の距離を微小化することは、その精度
上困難であり、高周波特性の向上に限界かあるという入
線があった。
マスク合せが２回必振であり、マスクずれなどによって
ゲート電極７がソース領域３やドレイン領域４と接触し
、ゲート１圧の劣化を生ずる欠点があっに０まだ、マス
ク合せを行なっているため、ソースとゲート、またはゲ
ートとドレイン間の距離を微小化することは、その精度
上困難であり、高周波特性の向上に限界かあるという入
線があった。
この発明は、前述した従来の製造方法の欠点を除去しよ
うとするものであって、イオン注入の方向性と絶縁物の
高熱安定性とをオリ用して、ソースふ・よひドレイン領
域會セルファラインで形成した彼に、１オンミーリング
を用いてゲートを極をセルファライン的に形成すること
により、ソース、ゲートおよびドレインの各間隔を極限
まで小さくして、安定で確実に製造でき、半導体素子の
高周波特性およびｆＲ造歩留りの向上を可能としたその
製造方法を提供することを目的としている。
うとするものであって、イオン注入の方向性と絶縁物の
高熱安定性とをオリ用して、ソースふ・よひドレイン領
域會セルファラインで形成した彼に、１オンミーリング
を用いてゲートを極をセルファライン的に形成すること
により、ソース、ゲートおよびドレインの各間隔を極限
まで小さくして、安定で確実に製造でき、半導体素子の
高周波特性およびｆＲ造歩留りの向上を可能としたその
製造方法を提供することを目的としている。
以下、この発明の一実施例を第２図（ａ）〜（ｇ）によ
って説明する。
って説明する。
ます、第２図（ａ）に示すように、半絶縁性ＧａＡｓか
らなる半導体基板１１の懺面上に、エピタキシャル成長
を行なって、ｎ型の導を階１２を形成した後、ＣＶＩ）
法によってシリコン酸化膜などの絶縁膜１３を形成し、
引続いてホトリングラフィ、リフトオフによって白金な
どの金ｈ＆１４のノ臂ターンを形成する。次に、第２図
（ｂ）に示すように、全極１４のパターンをマスクとし
て絶ＷＴｈ１３のグラズマエッチングを行ない、ソース
およびドレイン用の第１および第２の窓１５．１６を形
成する。
らなる半導体基板１１の懺面上に、エピタキシャル成長
を行なって、ｎ型の導を階１２を形成した後、ＣＶＩ）
法によってシリコン酸化膜などの絶縁膜１３を形成し、
引続いてホトリングラフィ、リフトオフによって白金な
どの金ｈ＆１４のノ臂ターンを形成する。次に、第２図
（ｂ）に示すように、全極１４のパターンをマスクとし
て絶ＷＴｈ１３のグラズマエッチングを行ない、ソース
およびドレイン用の第１および第２の窓１５．１６を形
成する。
この工程で、若干のオーバエツチングを行なうことによ
如、絶ｍＡｍ１３上に金Ｊ！４１４の廂（オーバハング
）部を形成する。次に、第２図（ｃ）に示すように、全
組１４をマスクとしてＳｌ のようなｎｆＪＩＪ伝導
性の不純物の高一度イオン注入を行なった後に、７００
〜９００℃程度の温度でアニールを行なうことにより、
ソース領域１７およびドレイン領域１８を前記半導体基
板１１の第ｌおよび第２の窓１５および１６と対応する
部分に形成する。
如、絶ｍＡｍ１３上に金Ｊ！４１４の廂（オーバハング
）部を形成する。次に、第２図（ｃ）に示すように、全
組１４をマスクとしてＳｌ のようなｎｆＪＩＪ伝導
性の不純物の高一度イオン注入を行なった後に、７００
〜９００℃程度の温度でアニールを行なうことにより、
ソース領域１７およびドレイン領域１８を前記半導体基
板１１の第ｌおよび第２の窓１５および１６と対応する
部分に形成する。
次に、第２図（ｄ）に示すように、前述した工程ヲ終え
たものの表面全体に゛ ′ レジス）１９を
塗布する。この場合に、金Ｊ！＆１１４のパターンの幅
は２μ札度であるので、金Ｊ！ｓ１４上のレジストｌ’
ｆ、の厚さを半導体上のレジス）ｌ’？、の厚さの半分
以下にすることができる。次に、第２図（ｅ）７Ｃ示す
ように、イオンミーリングをかけて平坦にレジスト１９
を除去して行くことにより、全極１４を繕出さぜること
かできる。その恢、８２図（ｆ）に示すように、残さＫ
したレジスト１ｑｔマスクとして全域１４のパターンと
絶ｄｍ１３とのエツチングを行７よい、ダート電極用の
第３の窓２３を形成する。嘔らに、第２図瞳）に示すよ
うに、ダート金Ｊ！１４ｆ蒸着し、レジスト１９舎Ｃよ
ってリフトオフを行ない、ソース領域１７およびドレイ
ン領域１８と整合したダート電極２４を形成し、ｉ＆後
にホトリソグラフィ、オーミックを極用金軌のリフトオ
フニより、ソース電極２５およびビレ１ン寛Ｔｈ２６を
形成する。
たものの表面全体に゛ ′ レジス）１９を
塗布する。この場合に、金Ｊ！＆１１４のパターンの幅
は２μ札度であるので、金Ｊ！ｓ１４上のレジストｌ’
ｆ、の厚さを半導体上のレジス）ｌ’？、の厚さの半分
以下にすることができる。次に、第２図（ｅ）７Ｃ示す
ように、イオンミーリングをかけて平坦にレジスト１９
を除去して行くことにより、全極１４を繕出さぜること
かできる。その恢、８２図（ｆ）に示すように、残さＫ
したレジスト１ｑｔマスクとして全域１４のパターンと
絶ｄｍ１３とのエツチングを行７よい、ダート電極用の
第３の窓２３を形成する。嘔らに、第２図瞳）に示すよ
うに、ダート金Ｊ！１４ｆ蒸着し、レジスト１９舎Ｃよ
ってリフトオフを行ない、ソース領域１７およびドレイ
ン領域１８と整合したダート電極２４を形成し、ｉ＆後
にホトリソグラフィ、オーミックを極用金軌のリフトオ
フニより、ソース電極２５およびビレ１ン寛Ｔｈ２６を
形成する。
前述したように、この実施例では、イオン注入の方向性
、および第２図（ｄ）に示すように微細な凸部上のレジ
ストが凹部上のレジストに比べて厚さヲ薄くできること
から、イオンミーリングでレジストを°平坦に除去する
ことにより、ソース領域。
、および第２図（ｄ）に示すように微細な凸部上のレジ
ストが凹部上のレジストに比べて厚さヲ薄くできること
から、イオンミーリングでレジストを°平坦に除去する
ことにより、ソース領域。
ドレイン領域とセルフアラベンしたゲート電極を形成で
きる。このため、高精度を振するマスク合せが不振とな
υ、製造１栓の確実性、容易性か増大すると共に、製品
歩餉ｐが向上する。さらに、ソースおよびゲート、ゲー
トおよびドレイン間隔は、第２図（ｂ）の工程での絶縁
族のオーバエツチングｔで決定されることから、このエ
ラチングミｔ制御することにより、サブミクロン領域ま
で小さくすることが可能となり、直列抵抗が低減さノ１
、半導体素子の高周波制＋９：、を太きく改善できる。
きる。このため、高精度を振するマスク合せが不振とな
υ、製造１栓の確実性、容易性か増大すると共に、製品
歩餉ｐが向上する。さらに、ソースおよびゲート、ゲー
トおよびドレイン間隔は、第２図（ｂ）の工程での絶縁
族のオーバエツチングｔで決定されることから、このエ
ラチングミｔ制御することにより、サブミクロン領域ま
で小さくすることが可能となり、直列抵抗が低減さノ１
、半導体素子の高周波制＋９：、を太きく改善できる。
前述した実施例では、金属の／ｅターンを絶に膜のグラ
ズマエッチングおよびイオン注入時のマスクとして用い
ているが、この発明は、金属に代えて＾１１記絶蛛膜と
異なる例えＶｉ、ＡｔｚＯ＋スパッタ膜などの他の適当
な第２の絶に、膜を用いてパターン會ノド成してもよい
。
ズマエッチングおよびイオン注入時のマスクとして用い
ているが、この発明は、金属に代えて＾１１記絶蛛膜と
異なる例えＶｉ、ＡｔｚＯ＋スパッタ膜などの他の適当
な第２の絶に、膜を用いてパターン會ノド成してもよい
。
以上説明したように、この発明による牛専体素子の製造
方法は、ダート電極とソースおよびドレイン領域とをセ
ルファラインで形成でき、また、ダート電極とソースお
よびビレ１ン領域との間隔を微小にすることができ、高
周波特性がすぐｔまた１ＶＩＥＳＦｈ；Ｔのような牛専
体素子全歩留りよく提供できるという効果がある、
方法は、ダート電極とソースおよびドレイン領域とをセ
ルファラインで形成でき、また、ダート電極とソースお
よびビレ１ン領域との間隔を微小にすることができ、高
周波特性がすぐｔまた１ＶＩＥＳＦｈ；Ｔのような牛専
体素子全歩留りよく提供できるという効果がある、
第１図１ （ａｌ ｌ （ｂｌは従来の牛専体累子の製
造方法を工程順に示す断面図、第２図−）〜（ロ））は
この発明の一実扼例による牛導体累子の製造方法を工程
順に示す断面図である。 １．１１・・・半導体基板、２．１２・・・ｎｒの導電
−，３，１７・・・ソース領Ｑ、４．１’７・・・ドレ
イン領域、５，２５・・・ソース電極、６．２６・・・
ドレイン領域、７，２４・・・ゲート電極、１３・・・
絶縁膜、１４・・・全極、１５．１６・・・第１．第２
の窓、１９゜参会・・・レジス） ’
、２３・・・第３の窓。 特許出願人 沖電気工業株式会社 代理人弁理士 菊 池 弘 矛１図 １２ 図 ４ 矛 ２ｔ！ｆ 手続補正書 昭和５７年５月２８日 特許庁長官島田春樹 殿 １、事件の表示 昭和５６年特 許 願第１９４３８６号２、発明の名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の図面の簡単な説明の欄 １）明細書７頁１９行ｒ４．１７・−ドレイン」をｒ４
．１８・−・ドレイン」と訂正、する。
造方法を工程順に示す断面図、第２図−）〜（ロ））は
この発明の一実扼例による牛導体累子の製造方法を工程
順に示す断面図である。 １．１１・・・半導体基板、２．１２・・・ｎｒの導電
−，３，１７・・・ソース領Ｑ、４．１’７・・・ドレ
イン領域、５，２５・・・ソース電極、６．２６・・・
ドレイン領域、７，２４・・・ゲート電極、１３・・・
絶縁膜、１４・・・全極、１５．１６・・・第１．第２
の窓、１９゜参会・・・レジス） ’
、２３・・・第３の窓。 特許出願人 沖電気工業株式会社 代理人弁理士 菊 池 弘 矛１図 １２ 図 ４ 矛 ２ｔ！ｆ 手続補正書 昭和５７年５月２８日 特許庁長官島田春樹 殿 １、事件の表示 昭和５６年特 許 願第１９４３８６号２、発明の名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細書の図面の簡単な説明の欄 １）明細書７頁１９行ｒ４．１７・−ドレイン」をｒ４
．１８・−・ドレイン」と訂正、する。
Claims (1)
- 半導体基板上に形成されて第１および第２の窓を有する
絶縁膜上に廂を有する金Ｊｌｌまたは別種の第２の絶線
＆全形成する工程と、前記金属または第２の絶灯膜をマ
スクとしてイオン注入金した後にアニールを行なって半
導体基板中の第１および第２の窓と対応する部分にそれ
ぞれ第１および第２の導電領域を形成する工程と、半導
体基板の表面全体にレジストを塗布した後にイオンミー
リングによって金属または第２の絶縁膜表面までレジス
トを平坦に除去する工程と、金属または第２の絶縁膜お
よび絶縁族を除去し半導体基板表面を露出させてレジス
トに第３の窓を形成する工程と、金属を再蒸着した後に
前記レジストによってリフトオフを行なう工程とを含む
ことを０１ｍとする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19438681A JPS5896769A (ja) | 1981-12-04 | 1981-12-04 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19438681A JPS5896769A (ja) | 1981-12-04 | 1981-12-04 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5896769A true JPS5896769A (ja) | 1983-06-08 |
Family
ID=16323730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19438681A Pending JPS5896769A (ja) | 1981-12-04 | 1981-12-04 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896769A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923565A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 半導体装置の製法 |
| EP0128751A2 (en) * | 1983-06-13 | 1984-12-19 | Kabushiki Kaisha Toshiba | Manufacturing method of Schottky gate FET |
| JPS6013638U (ja) * | 1983-07-08 | 1985-01-30 | 株式会社日立製作所 | ガス遮断器の操作装置 |
| JPS60220976A (ja) * | 1984-01-06 | 1985-11-05 | インタ−ナシヨナル・スタンダ−ド・エレクトリツク・コ−ポレイシヨン | 半導体装置の製造方法 |
| JPS61163662A (ja) * | 1985-01-14 | 1986-07-24 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
| JPH01500550A (ja) * | 1986-06-12 | 1989-02-23 | フォード ミクロエレクトロニクス インコーポレーテッド | 自己整合性ｍｅｓｆｅｔの製造方法 |
-
1981
- 1981-12-04 JP JP19438681A patent/JPS5896769A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923565A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 半導体装置の製法 |
| JPH0358176B2 (ja) * | 1982-07-30 | 1991-09-04 | Hitachi Ltd | |
| EP0128751A2 (en) * | 1983-06-13 | 1984-12-19 | Kabushiki Kaisha Toshiba | Manufacturing method of Schottky gate FET |
| US4569119A (en) * | 1983-06-13 | 1986-02-11 | Kabushiki Kaisha Toshiba | Manufacturing method of Schottky gate FET |
| JPS6013638U (ja) * | 1983-07-08 | 1985-01-30 | 株式会社日立製作所 | ガス遮断器の操作装置 |
| JPS60220976A (ja) * | 1984-01-06 | 1985-11-05 | インタ−ナシヨナル・スタンダ−ド・エレクトリツク・コ−ポレイシヨン | 半導体装置の製造方法 |
| JPS61163662A (ja) * | 1985-01-14 | 1986-07-24 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
| JPH01500550A (ja) * | 1986-06-12 | 1989-02-23 | フォード ミクロエレクトロニクス インコーポレーテッド | 自己整合性ｍｅｓｆｅｔの製造方法 |
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