JPH0358176B2 - - Google Patents
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- JPH0358176B2 JPH0358176B2 JP57131929A JP13192982A JPH0358176B2 JP H0358176 B2 JPH0358176 B2 JP H0358176B2 JP 57131929 A JP57131929 A JP 57131929A JP 13192982 A JP13192982 A JP 13192982A JP H0358176 B2 JPH0358176 B2 JP H0358176B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、GaAs−FETとこれらを基本に集積
した半導体装置の製法に関する。
した半導体装置の製法に関する。
GaAs−FET（電界効果トランジスタ）やIC（集
積回路）の性能を向上するには、サブミクロン領
域の加工技術が必要となる。この目的のために
は、電子線描画による微細加工技術が検討されて
いるが現状では、スループツトが上がらない欠点
があつた。従来の光露光技術により、セルフアラ
インによつて加工精度を向上する試みがあるが、
従来の方法では、耐熱性が悪かつたり、プロセス
加工上のマージンが小さかつたりする欠点を有し
ていた。
積回路）の性能を向上するには、サブミクロン領
域の加工技術が必要となる。この目的のために
は、電子線描画による微細加工技術が検討されて
いるが現状では、スループツトが上がらない欠点
があつた。従来の光露光技術により、セルフアラ
インによつて加工精度を向上する試みがあるが、
従来の方法では、耐熱性が悪かつたり、プロセス
加工上のマージンが小さかつたりする欠点を有し
ていた。
本発明の目的は、耐熱性に優れ、かつプロセス
歩留りの向上をはかつたセルフアライン技術によ
る半導体装置の製法を提供することにある。
歩留りの向上をはかつたセルフアライン技術によ
る半導体装置の製法を提供することにある。
GaAs−FETの基本構成図は第１図に示すよう
にGaAs基板結晶４の表面にソース１、ドレイン
２電極と、この間隔にゲート３電極をもつ構造に
なつている。半絶縁性GaAs４内に、オーミツク
をとるためのn+層５とFET動作をさせる能動層
６の領域がある。性能向上にはソース１、ドレイ
ン２間の直列抵抗を下げ、ゲート３電極の静電容
量を小さくする必要があり、このためプロセス上
の加工技術では、サブミクロンの加工と重ね合せ
精度を向上させる必要がある。従来の光露光によ
る加工技術ではゲート長が1μｍ以上しか実現で
きず、重ね合せ精度もあまりよくなかつた。
にGaAs基板結晶４の表面にソース１、ドレイン
２電極と、この間隔にゲート３電極をもつ構造に
なつている。半絶縁性GaAs４内に、オーミツク
をとるためのn+層５とFET動作をさせる能動層
６の領域がある。性能向上にはソース１、ドレイ
ン２間の直列抵抗を下げ、ゲート３電極の静電容
量を小さくする必要があり、このためプロセス上
の加工技術では、サブミクロンの加工と重ね合せ
精度を向上させる必要がある。従来の光露光によ
る加工技術ではゲート長が1μｍ以上しか実現で
きず、重ね合せ精度もあまりよくなかつた。
本発明は、従来の光露光法によつても、セルフ
アライン技術によつて、サブミクロンの加工と重
ね合せ精度を同時に向上した半導体製造装置の製
法を提供したものである。
アライン技術によつて、サブミクロンの加工と重
ね合せ精度を同時に向上した半導体製造装置の製
法を提供したものである。
以下、第２図を用いて本発明の一実施例を説明
すると共に本発明を詳細に説明する。
すると共に本発明を詳細に説明する。
第２図はGaAs−FETの製造工程図である。半
絶縁性GaAs基板結晶１１の所要部分にあらかじ
めホトレジストをマスクとしてSiイオンを打込
み、熱処理してｎ形動作層１２を形成する。
GaAs表面にSiO2膜２１と蒸着Si膜２２を被着し
てホトリングラフイ技術によつてこれらの膜を加
工する。各膜の厚さはそれぞれ数百ｎｍで、
SiO2とSi膜はそれぞれリアクテイブイオンエツ
チの反応ガスを選別することが選択的にエツチン
グが可能である。パターン加工後、高濃度のSiイ
オンを打込んで熱処理によつてn+形オーミツク
層１３を形成する。この後、SiO2膜のみをサイ
ドエツチしてパターンの断面形状をＴ字形に加工
する（第２図ａ）。この構造は約900℃の熱処理に
対してGaAsの結晶性を劣化させることがないの
で、イオン打込み後のアニールにもパターンを残
したまま処理できる特徴を有する。
絶縁性GaAs基板結晶１１の所要部分にあらかじ
めホトレジストをマスクとしてSiイオンを打込
み、熱処理してｎ形動作層１２を形成する。
GaAs表面にSiO2膜２１と蒸着Si膜２２を被着し
てホトリングラフイ技術によつてこれらの膜を加
工する。各膜の厚さはそれぞれ数百ｎｍで、
SiO2とSi膜はそれぞれリアクテイブイオンエツ
チの反応ガスを選別することが選択的にエツチン
グが可能である。パターン加工後、高濃度のSiイ
オンを打込んで熱処理によつてn+形オーミツク
層１３を形成する。この後、SiO2膜のみをサイ
ドエツチしてパターンの断面形状をＴ字形に加工
する（第２図ａ）。この構造は約900℃の熱処理に
対してGaAsの結晶性を劣化させることがないの
で、イオン打込み後のアニールにもパターンを残
したまま処理できる特徴を有する。
つづいて、GaAs結晶１１の表面にポジ形ホト
レジスト（例えばAZ1350J）を２〜3μｍの厚さに
塗布して、表面を平坦化させたあと、全面に紫外
線を照射し、現像する。この処理によつて、サイ
ドエツチされたパターンの側面のみのレジスト３
１が未照射のため残る（第２図ｂ）。この工程は、
平行平板形のアツシヤ装置によつても処理するこ
とができる。AuGeの合金４１，４２を蒸着によ
つて被着し、つづいてレジスト除去液に浸し、サ
イドエツチされた側面に残したレジストを取去
る。約400℃の熱処理によつてn+−GaAs１３と
AuGe４１をオーミツク接触させる（第２図ｃ）。
側面につけたレジスト３１はAuGe被着時の廻り
込みをさけるため有効である。つづいて、この表
面を覆うように高分子樹脂５１（例えばホトレジ
スト）を塗布して、表面を平坦にする。このあと
アツシヤ装置を用いて高分子樹脂をエツチングし
て、パターン２１，２２，４２の上面が露出した
所で止める（第２図ｄ）。イオンミリング装置を
用いて表面から不用のAuGe４２を取去つたあ
と、ドライエツチングでSi２２およびSiO2２１
を取去り、孔６１をあける（第２図ｅ）。ここま
での工程によつて、最初に形成されたパターンと
同一寸法、同一形状をもつ反転パターンが高分子
樹脂５１にレプリカされたことになる。つづいて
ゲート金属（例えばTi／Pt／Auを連続的に蒸
着）７１，７２を被着したあと、再々度レジスト
（例えばAZ1350J）７３を厚く塗布する（第２図
ｆ）。試料表面の一部にゲート金属７２の表面が
現われるまで、レジストをアツシヤ装置を用いて
一様に削る。これによつてゲート電極８１上のみ
にレジスト８２が残され、つづいてイオンミリン
グ装置を用いて、不用のゲート金属を除去するこ
とができる（第２図ｇ）。高分子樹脂５１を取り
去つてソース８２、ドレイン８３およびゲート８
１電極をもつGaAs−FETが作成された（第２図
ｈ）。
レジスト（例えばAZ1350J）を２〜3μｍの厚さに
塗布して、表面を平坦化させたあと、全面に紫外
線を照射し、現像する。この処理によつて、サイ
ドエツチされたパターンの側面のみのレジスト３
１が未照射のため残る（第２図ｂ）。この工程は、
平行平板形のアツシヤ装置によつても処理するこ
とができる。AuGeの合金４１，４２を蒸着によ
つて被着し、つづいてレジスト除去液に浸し、サ
イドエツチされた側面に残したレジストを取去
る。約400℃の熱処理によつてn+−GaAs１３と
AuGe４１をオーミツク接触させる（第２図ｃ）。
側面につけたレジスト３１はAuGe被着時の廻り
込みをさけるため有効である。つづいて、この表
面を覆うように高分子樹脂５１（例えばホトレジ
スト）を塗布して、表面を平坦にする。このあと
アツシヤ装置を用いて高分子樹脂をエツチングし
て、パターン２１，２２，４２の上面が露出した
所で止める（第２図ｄ）。イオンミリング装置を
用いて表面から不用のAuGe４２を取去つたあ
と、ドライエツチングでSi２２およびSiO2２１
を取去り、孔６１をあける（第２図ｅ）。ここま
での工程によつて、最初に形成されたパターンと
同一寸法、同一形状をもつ反転パターンが高分子
樹脂５１にレプリカされたことになる。つづいて
ゲート金属（例えばTi／Pt／Auを連続的に蒸
着）７１，７２を被着したあと、再々度レジスト
（例えばAZ1350J）７３を厚く塗布する（第２図
ｆ）。試料表面の一部にゲート金属７２の表面が
現われるまで、レジストをアツシヤ装置を用いて
一様に削る。これによつてゲート電極８１上のみ
にレジスト８２が残され、つづいてイオンミリン
グ装置を用いて、不用のゲート金属を除去するこ
とができる（第２図ｇ）。高分子樹脂５１を取り
去つてソース８２、ドレイン８３およびゲート８
１電極をもつGaAs−FETが作成された（第２図
ｈ）。
n+−オーミツク層の形成に必要な熱処理に耐
えるパターン構造は、前期の実施例で述べた他
に、SiO2、SiN4、Si、PSG（リン含有ガラス）、
Ｗ、Ti、Moなどの材料を任意に組合せても可能
である。また、二層の断面構造がＴ字形であるこ
とも本質的なことでなく、例えば三層を用いたＩ
字形の断面であつてもよいことは言うに及ばな
い。
えるパターン構造は、前期の実施例で述べた他
に、SiO2、SiN4、Si、PSG（リン含有ガラス）、
Ｗ、Ti、Moなどの材料を任意に組合せても可能
である。また、二層の断面構造がＴ字形であるこ
とも本質的なことでなく、例えば三層を用いたＩ
字形の断面であつてもよいことは言うに及ばな
い。
本発明によれば、ソースおよびドレイン電極に
対してゲート電極がセルフアラインメントで形成
できるので、各部分の寸法を従来法で作つたもの
より縮めることができ、これによつてFET特性
の性能を向上できる効果がある。またソースおよ
びドレイン電極の直下にn+−オーミツク層をイ
オン打込みで形成できるので、直列抵抗を下げる
効果がある。ソース、ドレインおよびゲート電極
の形成に本発明では、高分子樹脂で決める形状、
寸法を基本としているため、蒸着時の廻り込みや
プロセス上での加工精度の劣化といつた問題点が
一斉なく、また高分子樹脂のため加工後の除去が
容易であり、これに附ずいしたプロセス・マージ
ンが向上できる効果がある。
対してゲート電極がセルフアラインメントで形成
できるので、各部分の寸法を従来法で作つたもの
より縮めることができ、これによつてFET特性
の性能を向上できる効果がある。またソースおよ
びドレイン電極の直下にn+−オーミツク層をイ
オン打込みで形成できるので、直列抵抗を下げる
効果がある。ソース、ドレインおよびゲート電極
の形成に本発明では、高分子樹脂で決める形状、
寸法を基本としているため、蒸着時の廻り込みや
プロセス上での加工精度の劣化といつた問題点が
一斉なく、また高分子樹脂のため加工後の除去が
容易であり、これに附ずいしたプロセス・マージ
ンが向上できる効果がある。
第１図はGaAs−FETの断面図、第２図は本発
明の一実施例によるFETの製造工程図である。 １１……基板、１３……不純物領域、４１……
絶縁層、５１……高分子樹脂層、８１……ゲート
電極、８２……ソース電極、８３……ドレイン電
極。
明の一実施例によるFETの製造工程図である。 １１……基板、１３……不純物領域、４１……
絶縁層、５１……高分子樹脂層、８１……ゲート
電極、８２……ソース電極、８３……ドレイン電
極。
Claims (1)
- 【特許請求の範囲】 １ 電界効果トランジスタの製造方法において、
半導体基板上のゲート形成予定部分に、第１層膜
および該第１層膜よりソース・ドレイン方向で寸
法が大きくかつ外側に存在する第２層膜を第１層
膜、第２層膜の積層順で形成する工程と、上記第
１層膜側面の上記第２層膜下部に第１の膜を形成
する工程と、該第１の膜、上記第１層膜および上
記第２層膜をマスクにして上記半導体基板上にド
レインおよびソース構成体を堆積形成する工程
と、該工程後上記半導体基板上を第２の膜で埋め
込む工程と、該工程後上記第２層膜および第１層
膜を除去して上記第２の膜から成るゲート形成用
マスクを形成する工程と、該マスク内にゲートを
形成する工程を有することを特徴とする半導体装
置の製法。 ２ 上記第２の膜の形成は、上記第１の膜を除去
した後になされる特許請求の範囲第１項記載の半
導体装置の製法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13192982A JPS5923565A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製法 |
| US06/517,409 US4561169A (en) | 1982-07-30 | 1983-07-26 | Method of manufacturing semiconductor device utilizing multilayer mask |
| CA000433478A CA1206626A (en) | 1982-07-30 | 1983-07-28 | Method of manufacturing semiconductor device |
| KR1019830003551A KR910006673B1 (ko) | 1982-07-30 | 1983-07-29 | 반도체 장치의 제조방법 |
| DE8383107520T DE3378239D1 (en) | 1982-07-30 | 1983-07-29 | Method of manufacturing a semiconductor device having a self-aligned gate electrode |
| EP83107520A EP0101960B1 (en) | 1982-07-30 | 1983-07-29 | Method of manufacturing a semiconductor device having a self-aligned gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13192982A JPS5923565A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923565A JPS5923565A (ja) | 1984-02-07 |
| JPH0358176B2 true JPH0358176B2 (ja) | 1991-09-04 |
Family
ID=15069502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13192982A Granted JPS5923565A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923565A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163662A (ja) * | 1985-01-14 | 1986-07-24 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
| JP6094159B2 (ja) * | 2012-11-13 | 2017-03-15 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852880A (ja) * | 1981-09-25 | 1983-03-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS5896769A (ja) * | 1981-12-04 | 1983-06-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1982
- 1982-07-30 JP JP13192982A patent/JPS5923565A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852880A (ja) * | 1981-09-25 | 1983-03-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS5896769A (ja) * | 1981-12-04 | 1983-06-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5923565A (ja) | 1984-02-07 |
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