JPS61154046A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61154046A JPS61154046A JP27726284A JP27726284A JPS61154046A JP S61154046 A JPS61154046 A JP S61154046A JP 27726284 A JP27726284 A JP 27726284A JP 27726284 A JP27726284 A JP 27726284A JP S61154046 A JPS61154046 A JP S61154046A
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- JP
- Japan
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- electrode
- minute
- mask
- substrate
- resistance
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の微細電極配線に関するものである
。
。
近年大量のデータ処理などのため、半導体素子には高集
積化・高速化が要求されゲート電極や配線電極の微細化
が行なわれている。電極の微細化に゛よシミ極抵抗が増
大するため、金など低抵抗の材料を電極の上層に形成す
ることが行なわれている。
積化・高速化が要求されゲート電極や配線電極の微細化
が行なわれている。電極の微細化に゛よシミ極抵抗が増
大するため、金など低抵抗の材料を電極の上層に形成す
ることが行なわれている。
ところが、上層の低抵抗材料よシなる電極は微細電極の
寸法と同じで低抵抗の材料といえども寸法が小さいため
電極抵抗はｓｔｂ低減されないという問題がめった。
寸法と同じで低抵抗の材料といえども寸法が小さいため
電極抵抗はｓｔｂ低減されないという問題がめった。
本発明は、よシ低抵抗の微細電極を形成するために、基
板上に第１の電極材料による＠１の微細電極を形成し、
該第１の微細電極の上表面は露出し両側面社被覆するよ
うな絶縁膜を設け、該第１の微細電極の上表面と接触し
かつ該第１の微細電極より寸法が大でおる低抵抗の第２
の電極を設けることを特徴とする。
板上に第１の電極材料による＠１の微細電極を形成し、
該第１の微細電極の上表面は露出し両側面社被覆するよ
うな絶縁膜を設け、該第１の微細電極の上表面と接触し
かつ該第１の微細電極より寸法が大でおる低抵抗の第２
の電極を設けることを特徴とする。
このよう罠１本発明は第１の電極材料よシなる微細電極
の周辺に絶縁膜を設けた後忙、該微細電極よシ寸法が大
でおる低抵抗の第２の電極を上層に設は低抵抗の微細電
極を得ることにめる。
の周辺に絶縁膜を設けた後忙、該微細電極よシ寸法が大
でおる低抵抗の第２の電極を上層に設は低抵抗の微細電
極を得ることにめる。
次に１本発明について、図面を参照して説明する。
第１図は本発明の一実施例を示す。すなわち、基板ｌの
全面に第１の電極材料としてタングステン層２を厚さ０
．５μｍに蒸着しく第１図（ａ））％レジストパターン
３をマスクＫＯ２ガスを含むＣＦ４ガスでドライエツチ
ングを行ない微細電極４を形成する（第１図（ｂ））。
全面に第１の電極材料としてタングステン層２を厚さ０
．５μｍに蒸着しく第１図（ａ））％レジストパターン
３をマスクＫＯ２ガスを含むＣＦ４ガスでドライエツチ
ングを行ない微細電極４を形成する（第１図（ｂ））。
この微細電極４を含む基板全面に５ｉ０２膜５を厚さ０
．５μｍＣＶＤ成長し、その上にホトレジスト６を厚さ
１．２μｍ塗布し、１３０℃の熱処理により、レジスト
６を軟化平均化しく第１図ｃｄ））、ＣＦ、ガスを用い
て前記の微細電極４の上部が露出するまでドライエ、テ
ンプを行ない、残ったレジストを除去する（１！１図（
ｅ））。
．５μｍＣＶＤ成長し、その上にホトレジスト６を厚さ
１．２μｍ塗布し、１３０℃の熱処理により、レジスト
６を軟化平均化しく第１図ｃｄ））、ＣＦ、ガスを用い
て前記の微細電極４の上部が露出するまでドライエ、テ
ンプを行ない、残ったレジストを除去する（１！１図（
ｅ））。
基板全面に第２の電極材料７．すなわちＴｌ＝ｓｏｏＸ
、 ＰＣ＝ １００ＯＸ 、 ＡＬＥ ＝４０００１
を連続スパッタ蒸着しく第１図（ｆ） ） 、微細電極
４を覆いかつ前記の微細電極より寸法が大であるレジス
トパターン８をマスク罠イオンミリ／グを行なう（第１
図（ｇ）および（ｈｌ）。この結果、二層構造の微細電
極（４，９）を得る。
、 ＰＣ＝ １００ＯＸ 、 ＡＬＥ ＝４０００１
を連続スパッタ蒸着しく第１図（ｆ） ） 、微細電極
４を覆いかつ前記の微細電極より寸法が大であるレジス
トパターン８をマスク罠イオンミリ／グを行なう（第１
図（ｇ）および（ｈｌ）。この結果、二層構造の微細電
極（４，９）を得る。
本発明によシ従来の微細電極に比べ数倍低抵抗の微細電
極を得ることができた。
極を得ることができた。
第２図は、本発明の他の実施例金示し、これはゲートメ
タルをマスクにｎ＋高濃度層をイオン注入した構造（以
後Ｎ セルファライン構造と称す）の耐熱性メタルシ璽
、トキーバリア型電界効果トランジスタである。
タルをマスクにｎ＋高濃度層をイオン注入した構造（以
後Ｎ セルファライン構造と称す）の耐熱性メタルシ璽
、トキーバリア型電界効果トランジスタである。
すなわち、ｎ１１１０を設けた半導体基板１上に耐熱性
金属タングステンを厚さ０．５μｍに全面蒸着し、ゲー
ト電極部のみ残したレジストパターンをマスクに、０２
を含むＣＦ４ガスを用いてドライエツチングを行ないゲ
ート電極４を形成する（第２図（ａ））。ゲート電極４
をマスクにイオン注入を行ないｎ１ｌｉｉ績度層１１を
形成する。８０゜℃、２０分イオ分注オン注入場化のた
めのアニールを行ない、ｎ 高濃度層１１上にオーミ、
り電極ＡｕＧｅ−Ｎｉ ｔ−設け、ドレイン−ソース電
極１２を形成する（第２図（ｂ） ）。この後、半導体
基板全面にＣＶ Ｄ Ｓ ｉ ０２膜５を厚さα５μｍ
成長し、さらＫ Ｓ ｉ Ｏ□腹膜上レジスト膜６をＬ
２μｍ塗布し、１３０℃で軟化平坦化する（第２図Ｃ）
。ＣＦ４ガスを用いてゲート電極４上部が露出するまで
ドライエ、テンプを行ない、残ったレジストを除去する
（第２図（ｄｉ ） ｏオーミ、り電極Ａｕ Ｇｅ −
Ｎ ｉ 上部のみ開孔されたレジストパターンをマスク
にパ、７アード弗酸でクエ、トエ、テングを行ないコン
タクトホールを形成しく第２図（ｅｌ）、半導体基板全
面に第２の電極材料７ Ｔｉ＝ｓｏｏＸ、ｐｔ＝１００
０Ｘ、Ａｕ＝４０００１を連続スバ、り蒸着する（第２
図ば））。ゲート電極部４およびドレイン。
金属タングステンを厚さ０．５μｍに全面蒸着し、ゲー
ト電極部のみ残したレジストパターンをマスクに、０２
を含むＣＦ４ガスを用いてドライエツチングを行ないゲ
ート電極４を形成する（第２図（ａ））。ゲート電極４
をマスクにイオン注入を行ないｎ１ｌｉｉ績度層１１を
形成する。８０゜℃、２０分イオ分注オン注入場化のた
めのアニールを行ない、ｎ 高濃度層１１上にオーミ、
り電極ＡｕＧｅ−Ｎｉ ｔ−設け、ドレイン−ソース電
極１２を形成する（第２図（ｂ） ）。この後、半導体
基板全面にＣＶ Ｄ Ｓ ｉ ０２膜５を厚さα５μｍ
成長し、さらＫ Ｓ ｉ Ｏ□腹膜上レジスト膜６をＬ
２μｍ塗布し、１３０℃で軟化平坦化する（第２図Ｃ）
。ＣＦ４ガスを用いてゲート電極４上部が露出するまで
ドライエ、テンプを行ない、残ったレジストを除去する
（第２図（ｄｉ ） ｏオーミ、り電極Ａｕ Ｇｅ −
Ｎ ｉ 上部のみ開孔されたレジストパターンをマスク
にパ、７アード弗酸でクエ、トエ、テングを行ないコン
タクトホールを形成しく第２図（ｅｌ）、半導体基板全
面に第２の電極材料７ Ｔｉ＝ｓｏｏＸ、ｐｔ＝１００
０Ｘ、Ａｕ＝４０００１を連続スバ、り蒸着する（第２
図ば））。ゲート電極部４およびドレイン。
ソース電極部１２を覆いかつゲート電極４より寸法が大
きいレジストパターン８ｔ−マスクにイオンミリングを
行ない（第２１１（ｇ））、第２図（ｈ）のようなゲー
ト電極およびドレイン−ソース電極を抵抗値低減用電極
９ｔ−得る。
きいレジストパターン８ｔ−マスクにイオンミリングを
行ない（第２１１（ｇ））、第２図（ｈ）のようなゲー
ト電極およびドレイン−ソース電極を抵抗値低減用電極
９ｔ−得る。
本発明を用いたことによ）ゲート電極の抵抗が数倍低減
され、電界効果トランジスタの高周波特性が改善された
。
され、電界効果トランジスタの高周波特性が改善された
。
本発明によれば第１の微細電極の上忙該微細電極よシ寸
法が大で６る低抵抗材料よルなる第２の電極を設けるこ
とＫよルミ極抵抗の低減がされる。
法が大で６る低抵抗材料よルなる第２の電極を設けるこ
とＫよルミ極抵抗の低減がされる。
また第２の電極を設けるために高度な目合せを必要とせ
ずプロセス上安定な電極が得られる。
ずプロセス上安定な電極が得られる。
第１図（ａｌ〜（ｈｌは本発明の微細電極の形成方法を
説明するための１穆断面図であシ、第２図（ａ）〜（ｈ
）は本発明をＮ＋セルファ２イン構造の耐熱性メタルシ
ｍｙトキーパリア型電界効果トランジスタの製造に適用
した場合の工程断面−である。 ｌ・・・・・・基板、２・・・・・・第１の電極材料、
３・・・・・・第１の電極材料よシなる微細電極を形成
するためのレジストマスク、４・・・・・・第１のゲー
ト電極、５・・・・・・８ｉ０ｚ膜、６・・・・・・レ
ジスト膜、７・・・用第２の電極材料、８・・・・・・
第２の電極材料を加工するためのレジストマスク、９・
・・・・・第２のゲート電極、１０・・・・・・ｎ層、
１１・・・・・・ｎ中高＃度層、１２・・・・・・ドレ
イン・ソース電極である。 代理人 弁理士 内 原 晋 ゛・躬 ｌ
図
説明するための１穆断面図であシ、第２図（ａ）〜（ｈ
）は本発明をＮ＋セルファ２イン構造の耐熱性メタルシ
ｍｙトキーパリア型電界効果トランジスタの製造に適用
した場合の工程断面−である。 ｌ・・・・・・基板、２・・・・・・第１の電極材料、
３・・・・・・第１の電極材料よシなる微細電極を形成
するためのレジストマスク、４・・・・・・第１のゲー
ト電極、５・・・・・・８ｉ０ｚ膜、６・・・・・・レ
ジスト膜、７・・・用第２の電極材料、８・・・・・・
第２の電極材料を加工するためのレジストマスク、９・
・・・・・第２のゲート電極、１０・・・・・・ｎ層、
１１・・・・・・ｎ中高＃度層、１２・・・・・・ドレ
イン・ソース電極である。 代理人 弁理士 内 原 晋 ゛・躬 ｌ
図
Claims (1)
- 【特許請求の範囲】 基板上に第１の導体層を有し、該第１の導体層の上表面
のすべてを露出し両側面は被覆する絶縁膜を有し、該第
１の導体層の前記上表面 と接触し前記絶縁膜上にまでわたって形成された第２の
導体層を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726284A JPS61154046A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726284A JPS61154046A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154046A true JPS61154046A (ja) | 1986-07-12 |
Family
ID=17581069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27726284A Pending JPS61154046A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3933965A1 (de) * | 1988-10-12 | 1990-04-19 | Mitsubishi Electric Corp | Mesfet und verfahren zu dessen herstellung |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| US5322806A (en) * | 1988-08-24 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a semiconductor device using electron cyclotron resonance plasma CVD and substrate biasing |
-
1984
- 1984-12-26 JP JP27726284A patent/JPS61154046A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322806A (en) * | 1988-08-24 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a semiconductor device using electron cyclotron resonance plasma CVD and substrate biasing |
| DE3933965A1 (de) * | 1988-10-12 | 1990-04-19 | Mitsubishi Electric Corp | Mesfet und verfahren zu dessen herstellung |
| US4977100A (en) * | 1988-10-12 | 1990-12-11 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a MESFET |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
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