JPS594866B2 - 絶縁ゲイト型電界効果半導体装置の作製方法 - Google Patents
絶縁ゲイト型電界効果半導体装置の作製方法Info
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- JPS594866B2 JPS594866B2 JP53105769A JP10576978A JPS594866B2 JP S594866 B2 JPS594866 B2 JP S594866B2 JP 53105769 A JP53105769 A JP 53105769A JP 10576978 A JP10576978 A JP 10576978A JP S594866 B2 JPS594866 B2 JP S594866B2
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Description
【発明の詳細な説明】
本発明は集積回路、特にMIS−FET(絶縁ゲイト型
電界効果トランジスタ)を一個又は複数個を一体とした
半導体装置の作製方法に関するも5 のである。
電界効果トランジスタ)を一個又は複数個を一体とした
半導体装置の作製方法に関するも5 のである。
従来、半導体装置特にMIS−FETはその構造および
作製方法により区別して幾つかの型が知られているが、
その代表的なものとしてはシリコンゲイト・セルフアラ
イン型MIS−FETがあ10る。
作製方法により区別して幾つかの型が知られているが、
その代表的なものとしてはシリコンゲイト・セルフアラ
イン型MIS−FETがあ10る。
これはゲイト電極のみをシリコンで構成するものであり
、その作製順序は、アクティブエレメント外周辺の絶縁
物を作るゲイト絶縁膜及びその上に密着してシリコン半
導体をゲイト電極として構成し、更に、フォトエッチで
ソース、ドレイン15穴を作りこれら全体を熱拡散する
。このときゲイトがあらかじめ作られているため、ソー
ス、ドレインのゲイトとの位置は自動的に決められる。
即ち、セルフアライン方式になる。更に、これら全体に
酸化珪素被膜を形成し、ソース、ドレイン用20電極穴
を作り、最後にアルミニウムでソース、ドレインのリー
ドを作製するものである。この方式の長所はゲイト電極
がセルフアライン方式になつている点である。また、ゲ
イト導体がソース、ドレインを構成する不純物領域の導
電型と同一であΣ つてかつその導電型がP型を有する
ドーブドシリコンであるため基板との間に仕事関数差が
少ない、シリコンとアルミニュームとの二層配線が可能
であるといつた特徴が指摘でき。現在知られているMI
S−FETの最も優れた構造及び作製方法で30あると
されている。しカルながら、このMIS・FETはPチ
ャネル方式のICのみしかできない。さらにソース、ド
レインのリードがソース、ドレインの電極部分で段差が
大きいため断線しやすい、二層配線のみのため高密度集
積化が不可能であり、35特にキャパシタのようなチッ
プ内に大面積を必要とするICの作製には不適当である
、ゲイトを作製した後1100℃〜1200℃で装処理
するたiご1=−−めゲイトに特殊な物質を用いること
ができない等少なからぬ欠点を有する。
、その作製順序は、アクティブエレメント外周辺の絶縁
物を作るゲイト絶縁膜及びその上に密着してシリコン半
導体をゲイト電極として構成し、更に、フォトエッチで
ソース、ドレイン15穴を作りこれら全体を熱拡散する
。このときゲイトがあらかじめ作られているため、ソー
ス、ドレインのゲイトとの位置は自動的に決められる。
即ち、セルフアライン方式になる。更に、これら全体に
酸化珪素被膜を形成し、ソース、ドレイン用20電極穴
を作り、最後にアルミニウムでソース、ドレインのリー
ドを作製するものである。この方式の長所はゲイト電極
がセルフアライン方式になつている点である。また、ゲ
イト導体がソース、ドレインを構成する不純物領域の導
電型と同一であΣ つてかつその導電型がP型を有する
ドーブドシリコンであるため基板との間に仕事関数差が
少ない、シリコンとアルミニュームとの二層配線が可能
であるといつた特徴が指摘でき。現在知られているMI
S−FETの最も優れた構造及び作製方法で30あると
されている。しカルながら、このMIS・FETはPチ
ャネル方式のICのみしかできない。さらにソース、ド
レインのリードがソース、ドレインの電極部分で段差が
大きいため断線しやすい、二層配線のみのため高密度集
積化が不可能であり、35特にキャパシタのようなチッ
プ内に大面積を必要とするICの作製には不適当である
、ゲイトを作製した後1100℃〜1200℃で装処理
するたiご1=−−めゲイトに特殊な物質を用いること
ができない等少なからぬ欠点を有する。
本発明は従来のMIS−FETの特長を有するばかりで
なく、かかる欠点を除去したものであつて、その技術思
想として、フイールド絶縁物上に第1の半導体を主成分
とする電極またはリードを設けたこと、および、第2の
半導体を主成分とする電極またはリードを絶縁物を介し
て第1の電極またはリード上に設けたことにある。
なく、かかる欠点を除去したものであつて、その技術思
想として、フイールド絶縁物上に第1の半導体を主成分
とする電極またはリードを設けたこと、および、第2の
半導体を主成分とする電極またはリードを絶縁物を介し
て第1の電極またはリード上に設けたことにある。
本発明の特長としては以下のことが示される。即ち、第
1図の実施例においては、フオトマスク5枚で三層配線
が可能である。また、コンデンサー(キャパシタ)をM
IS−FETの作製と同時に作ることが可能である。こ
のため大規模集積回路(LSI)構成が可能である。第
1および第2の半導体を主成分とする電極またはリード
が全く独立した別工程で作製しうるため、それぞれの導
電型を同一にもまた実施例のように異種導電型とするこ
とも可能である等の、多くの特長を有するものであつて
以下に実施例に従つて詳しくその作製方法を説明する。
第1図はnチャネルMIS−FETの例である。
1図の実施例においては、フオトマスク5枚で三層配線
が可能である。また、コンデンサー(キャパシタ)をM
IS−FETの作製と同時に作ることが可能である。こ
のため大規模集積回路(LSI)構成が可能である。第
1および第2の半導体を主成分とする電極またはリード
が全く独立した別工程で作製しうるため、それぞれの導
電型を同一にもまた実施例のように異種導電型とするこ
とも可能である等の、多くの特長を有するものであつて
以下に実施例に従つて詳しくその作製方法を説明する。
第1図はnチャネルMIS−FETの例である。
図面においてはMIS−FETを一つ及びリード、コン
デンサー(キャパシタ)、更にはリードとその接点又は
電極の部分を示してあるが、これらの要素が半導体装置
の基本であつて、IC又はLSはこれらの構造を複合化
したのみであることを附記する。そして本発明製法によ
るMIS・FETを基本として、さらに、従来より知ら
れたMIS−FET,たとえば本発明者による特公昭5
0−37500号等に示されている第1の半導体をゲイ
ト電極として用いてMIS−FETとを同一基板に組合
せるというような自由度を有している。又、図面の説明
において、「リード」とは不純物がドープされる等によ
り導電性の極めて優れた状態、即ちそのままリードとし
て用い得る場合を称し、[リードの構成体」とはアンド
ープの半導体又は多層用の金属が密着して形成されてい
ない状態、即ち図面の構造上では実質的にリードである
が、機能的にはリードとしてよりも抵抗として働き得る
状態を示す。尚、本実施例においては、半導体とはシリ
コンを用いたが、本発明の技術思想はその他の半導体、
例えばゲルマニウム、ヒ化ガリウム、その他の化合物半
導体等に対しても適用されるものである。
デンサー(キャパシタ)、更にはリードとその接点又は
電極の部分を示してあるが、これらの要素が半導体装置
の基本であつて、IC又はLSはこれらの構造を複合化
したのみであることを附記する。そして本発明製法によ
るMIS・FETを基本として、さらに、従来より知ら
れたMIS−FET,たとえば本発明者による特公昭5
0−37500号等に示されている第1の半導体をゲイ
ト電極として用いてMIS−FETとを同一基板に組合
せるというような自由度を有している。又、図面の説明
において、「リード」とは不純物がドープされる等によ
り導電性の極めて優れた状態、即ちそのままリードとし
て用い得る場合を称し、[リードの構成体」とはアンド
ープの半導体又は多層用の金属が密着して形成されてい
ない状態、即ち図面の構造上では実質的にリードである
が、機能的にはリードとしてよりも抵抗として働き得る
状態を示す。尚、本実施例においては、半導体とはシリ
コンを用いたが、本発明の技術思想はその他の半導体、
例えばゲルマニウム、ヒ化ガリウム、その他の化合物半
導体等に対しても適用されるものである。
又、ゲイト絶縁物としては酸化珪素、窒化珪素、酸化ア
ルミニウムをその基本材料としているが、その他酸化チ
タン、酸化タンタル等他の材料を用いてもよいことは同
様であり、又後述する如くこのゲイト絶縁物の内部に金
属又は半導体クラスタ又は薄膜を介在させてもよく、そ
の他この薄膜をあたかもゲイト形状としたいわゆるフロ
ーテイングゲイト構造としてもよい。いずれにしてもこ
れらゲイトに多くの変形が行ない得ることが本発明の特
長の一つである。実施例 1 第1図に本発明の作製方法が示してある。
ルミニウムをその基本材料としているが、その他酸化チ
タン、酸化タンタル等他の材料を用いてもよいことは同
様であり、又後述する如くこのゲイト絶縁物の内部に金
属又は半導体クラスタ又は薄膜を介在させてもよく、そ
の他この薄膜をあたかもゲイト形状としたいわゆるフロ
ーテイングゲイト構造としてもよい。いずれにしてもこ
れらゲイトに多くの変形が行ない得ることが本発明の特
長の一つである。実施例 1 第1図に本発明の作製方法が示してある。
基板材料としてはP型シリコン(結晶方位(100)、
比抵抗1〜10Ω(V7!)を用いた。基板材料及びそ
の導電型は必要に応じて選べばよい。作製方法をまず記
す。
比抵抗1〜10Ω(V7!)を用いた。基板材料及びそ
の導電型は必要に応じて選べばよい。作製方法をまず記
す。
第1図Aに示される如く、充分清浄された基板1表面上
に700℃〜950℃の温度範囲でまず窒化珪素被膜を
1000〜3000Aの厚さにシランとアンモニアの反
応により形成し、更にその上面にシランと酸素との反応
により酸化珪素被膜を1000〜3000Aの厚さに形
成した。次に、素子(半導体装置)の部分の外周辺のフ
イールドに相当する部分の酸化珪素、および窒化珪素を
第一のフオトマスク1を用いて選択用に除去する。この
後、フオトレジストを熱硫酸中にサンプルを浸して除去
した。次に、窒化珪素膜は酸素又は酸化物気体に対する
マスク作用があるため、この性質を用いて第1図Aの2
の部分にのみ5000A〜2μの厚さに半導体基板を選
択的に酸化してフイールド絶縁物2を半導体基板にその
一部を埋置して設けた。これは湿酸素中1100℃〜1
250℃の加熱にて行なつた。次に、このフイールド絶
縁物2以外の部分、即ち図面においては中央部分の基板
上に形成されている酸化珪素、窒化珪素被膜を弗酸系の
エツチ液及び熱燐酸液で除去した。こうした後、これら
の上部にn型の導電型を有するシリコン膜3を0.5〜
2μの厚さにシランの気相法により形成した。更にこの
上面に高融点金属、例えば白金、タンタル、タングステ
ン、モリブデン、ニツケル、クロム、またはチタン等の
少くとも一種を蒸着、スバツタ法又は気相法により形成
してもよい。この第1の半導体層3がソースまたはドレ
インを構成する不純物領域にコンタクトしたりリードに
なる。次に、フオトマスクを用い第1図Bを作製する。
即ち、フオトエツチ法により第1の半導体層3を選択的
にエツチ、除去することにより、ソースまたはドレイン
を構成する不純物領域にコンタクトを構成し、それより
延在するリードまたはキヤパシタの一方の電極等の設計
上有効な領域を半導体基板に一部を埋置したフイールド
絶縁物2上に形成した。この第1の半導体被膜3の残置
した部分はその他複合半導体の場合と同様に、その他の
機能部のリード又は電極をも兼ねるように設計上の必要
にしたがつて構成できる。第1図Bにおいて、4はソ―
スの電極、5はドレインの電極に相当する。もし被膜3
が高濃度のゲルマニウムを用いた場合はこれら4,5は
異種物資の接面であるため、いわゆる電極的になるが、
基板と同一物質の場合は被膜3を作製する際、4,5は
合成温度が、900〜1200℃にあつてはエピタキシ
ャル成長するため、電極という言葉は必ずしも適当では
ないであろう。次に、本実施例は通常のスイツチまたは
増巾機能を有するMIS−FETの作製例であるため、
まず全体を熱酸化し酸化珪素被膜6を100〜2000
A作る。次に、信頼性を向上させるため窒化珪素被膜7
を50〜2000A作製する。この被膜は、半導体基板
1上のみならず、第1の半導体の上面にも同時に形成さ
れる。図面に示した実施例では被膜6,7の上面に、更
に酸化珪素被膜を10〜100A作製した。これは従来
窒化珪素被膜は多くの不純物、特にナトリウムに対しマ
スク作用があるにもかかわらず、その中にはシリコンの
クラスタの存在によると思われる電子、ホールの捕獲中
心が存在し、このためゲイトを基板と同一物質であるシ
リコンで作製した場合このゲイトシリコンと窒化膜との
間に電荷のやりとりが行なわれる。この作用を除去する
ためこの両者の間にトンネル電流が起こらない厚ざ以上
、実際は50A以上の酸化珪素被膜を作製したもので、
かくの如くにして窒化珪素被膜をゲイト絶縁物として用
い、更にシリコンゲイトの構造をとることができるよう
になつた。勿論このゲイト絶縁物としては酸化珪素のみ
、酸化珪素及びリンガラス又は酸化アルミニウム等の多
層構造としてもよい。図面に示されている如く、本実施
例における第2の半導体はP型の導電型を有する高濃度
シリコンの半導体9をシランの熱分解法により形成せし
めた。ソース、ドレインを構成する不純物領域の作製を
熱拡散法でなくイオン注入法で行なう場合は、ゲイトの
半導体を他の半導体材料、たとえばp+型のゲルマニウ
ムとしてもよい。更に、本実施例ではこの上面にマスク
作用のある被膜10、例えばモリプデンを500〜40
00A形成し、半導体を主成分とする被膜9をみかけ上
、より導電性とせしめムかくの如くにして第1図Bを構
成させた。次に、第1図Cに示されている如くソースま
たはドレイン及びそれらを含めたリードの作製をフオト
マスク3を用いて行なう。
に700℃〜950℃の温度範囲でまず窒化珪素被膜を
1000〜3000Aの厚さにシランとアンモニアの反
応により形成し、更にその上面にシランと酸素との反応
により酸化珪素被膜を1000〜3000Aの厚さに形
成した。次に、素子(半導体装置)の部分の外周辺のフ
イールドに相当する部分の酸化珪素、および窒化珪素を
第一のフオトマスク1を用いて選択用に除去する。この
後、フオトレジストを熱硫酸中にサンプルを浸して除去
した。次に、窒化珪素膜は酸素又は酸化物気体に対する
マスク作用があるため、この性質を用いて第1図Aの2
の部分にのみ5000A〜2μの厚さに半導体基板を選
択的に酸化してフイールド絶縁物2を半導体基板にその
一部を埋置して設けた。これは湿酸素中1100℃〜1
250℃の加熱にて行なつた。次に、このフイールド絶
縁物2以外の部分、即ち図面においては中央部分の基板
上に形成されている酸化珪素、窒化珪素被膜を弗酸系の
エツチ液及び熱燐酸液で除去した。こうした後、これら
の上部にn型の導電型を有するシリコン膜3を0.5〜
2μの厚さにシランの気相法により形成した。更にこの
上面に高融点金属、例えば白金、タンタル、タングステ
ン、モリブデン、ニツケル、クロム、またはチタン等の
少くとも一種を蒸着、スバツタ法又は気相法により形成
してもよい。この第1の半導体層3がソースまたはドレ
インを構成する不純物領域にコンタクトしたりリードに
なる。次に、フオトマスクを用い第1図Bを作製する。
即ち、フオトエツチ法により第1の半導体層3を選択的
にエツチ、除去することにより、ソースまたはドレイン
を構成する不純物領域にコンタクトを構成し、それより
延在するリードまたはキヤパシタの一方の電極等の設計
上有効な領域を半導体基板に一部を埋置したフイールド
絶縁物2上に形成した。この第1の半導体被膜3の残置
した部分はその他複合半導体の場合と同様に、その他の
機能部のリード又は電極をも兼ねるように設計上の必要
にしたがつて構成できる。第1図Bにおいて、4はソ―
スの電極、5はドレインの電極に相当する。もし被膜3
が高濃度のゲルマニウムを用いた場合はこれら4,5は
異種物資の接面であるため、いわゆる電極的になるが、
基板と同一物質の場合は被膜3を作製する際、4,5は
合成温度が、900〜1200℃にあつてはエピタキシ
ャル成長するため、電極という言葉は必ずしも適当では
ないであろう。次に、本実施例は通常のスイツチまたは
増巾機能を有するMIS−FETの作製例であるため、
まず全体を熱酸化し酸化珪素被膜6を100〜2000
A作る。次に、信頼性を向上させるため窒化珪素被膜7
を50〜2000A作製する。この被膜は、半導体基板
1上のみならず、第1の半導体の上面にも同時に形成さ
れる。図面に示した実施例では被膜6,7の上面に、更
に酸化珪素被膜を10〜100A作製した。これは従来
窒化珪素被膜は多くの不純物、特にナトリウムに対しマ
スク作用があるにもかかわらず、その中にはシリコンの
クラスタの存在によると思われる電子、ホールの捕獲中
心が存在し、このためゲイトを基板と同一物質であるシ
リコンで作製した場合このゲイトシリコンと窒化膜との
間に電荷のやりとりが行なわれる。この作用を除去する
ためこの両者の間にトンネル電流が起こらない厚ざ以上
、実際は50A以上の酸化珪素被膜を作製したもので、
かくの如くにして窒化珪素被膜をゲイト絶縁物として用
い、更にシリコンゲイトの構造をとることができるよう
になつた。勿論このゲイト絶縁物としては酸化珪素のみ
、酸化珪素及びリンガラス又は酸化アルミニウム等の多
層構造としてもよい。図面に示されている如く、本実施
例における第2の半導体はP型の導電型を有する高濃度
シリコンの半導体9をシランの熱分解法により形成せし
めた。ソース、ドレインを構成する不純物領域の作製を
熱拡散法でなくイオン注入法で行なう場合は、ゲイトの
半導体を他の半導体材料、たとえばp+型のゲルマニウ
ムとしてもよい。更に、本実施例ではこの上面にマスク
作用のある被膜10、例えばモリプデンを500〜40
00A形成し、半導体を主成分とする被膜9をみかけ上
、より導電性とせしめムかくの如くにして第1図Bを構
成させた。次に、第1図Cに示されている如くソースま
たはドレイン及びそれらを含めたリードの作製をフオト
マスク3を用いて行なう。
この際、化学エツチ液は既に公知のものを用いればよい
。例えば、酸化珪素は弗酸、弗化アンモニウム及び水の
混合液を、窒化珪素は熱燐酸を、又シリコンはパツフア
エツチ液を用いればよい。かくの如くにして窓あけがな
された総てに対しフオスヒンをドーパントとして熱拡散
法によりソース、ドレイン用の不純物領域13,14を
作製する。かくして、ゲイト電極の両端と、その両端を
概略一致させて、ソース、ドレイン用の不純物領域を対
をなして設けた。加えて、この不純物領域の側周辺は、
埋置したフイールド絶縁物の一部側面に隣接して形成さ
せることができた。この結果、トランジスタの小型化ひ
いては、高速化が可能となり、加えて、第1の半導体を
ゲイトとしたMIS−FETのみではなく、第2の半導
体をゲイトとしたMIS・FETを同一基板に設けるこ
とができるため、IC−LSIとしてきわめて高密度化
が可能となつた。この時、本実施例では10はマスク作
用がある必要がある。なぜならば、もしない場合はゲイ
ト15の電極はp+及びn+の混合になつてしまうため
、初期の目的であるMIS−FETのスレツシユホール
ド電圧を下げることができなくなるからである。もちろ
ん、第1、第2の半導体が同一導電型である場合は、こ
の限りでない。かくの如くにしてnチャネルMIS−F
ETが形成される。然る後、第1図Dに示すようにこれ
ら総てを酸化珪素膜16で覆い、必要部分にコンタクト
用の穴あけ(例えば17)をフオトマスク4で作り、更
に全面にアルミニウムを真空蒸着法で作製し第3の金属
リード18をフオトマスク5で形成した。
。例えば、酸化珪素は弗酸、弗化アンモニウム及び水の
混合液を、窒化珪素は熱燐酸を、又シリコンはパツフア
エツチ液を用いればよい。かくの如くにして窓あけがな
された総てに対しフオスヒンをドーパントとして熱拡散
法によりソース、ドレイン用の不純物領域13,14を
作製する。かくして、ゲイト電極の両端と、その両端を
概略一致させて、ソース、ドレイン用の不純物領域を対
をなして設けた。加えて、この不純物領域の側周辺は、
埋置したフイールド絶縁物の一部側面に隣接して形成さ
せることができた。この結果、トランジスタの小型化ひ
いては、高速化が可能となり、加えて、第1の半導体を
ゲイトとしたMIS−FETのみではなく、第2の半導
体をゲイトとしたMIS・FETを同一基板に設けるこ
とができるため、IC−LSIとしてきわめて高密度化
が可能となつた。この時、本実施例では10はマスク作
用がある必要がある。なぜならば、もしない場合はゲイ
ト15の電極はp+及びn+の混合になつてしまうため
、初期の目的であるMIS−FETのスレツシユホール
ド電圧を下げることができなくなるからである。もちろ
ん、第1、第2の半導体が同一導電型である場合は、こ
の限りでない。かくの如くにしてnチャネルMIS−F
ETが形成される。然る後、第1図Dに示すようにこれ
ら総てを酸化珪素膜16で覆い、必要部分にコンタクト
用の穴あけ(例えば17)をフオトマスク4で作り、更
に全面にアルミニウムを真空蒸着法で作製し第3の金属
リード18をフオトマスク5で形成した。
このようにして、第1の半導体を主成分とする電極リー
ド5と電気的に接続するリード18および、第2の半導
体を主成分とするリード19と電気的に接続する金属リ
ードを作製した。かかる場合、19はキャパシタになる
ため実質的にハイブリツト構造になつたことがわかる。
又、16のオーバーコート用の酸化珪素を作る場合ナト
リウム等の汚染に強いようこれを窒化珪素被膜との多層
構造とし、これら半導体装置を構成する総ての信頼性の
向上に努めてもよい。かくの如くにした場合、プラスチ
ツクモールドのないいわゆるベアICを作ることが可能
となる。勿論500℃以下で窒化珪素膜を合成し、金属
アルミニユームのリード18を含む第1図Dの上面総て
にこれを形成してもよい。第1図Dにおいては、ソース
またはドレインの電極・リード4,5は主成分がシリコ
ンよりなる第1の半導体であり、ソース13、ドレイン
14とは完全にオート接触をしている。
ド5と電気的に接続するリード18および、第2の半導
体を主成分とするリード19と電気的に接続する金属リ
ードを作製した。かかる場合、19はキャパシタになる
ため実質的にハイブリツト構造になつたことがわかる。
又、16のオーバーコート用の酸化珪素を作る場合ナト
リウム等の汚染に強いようこれを窒化珪素被膜との多層
構造とし、これら半導体装置を構成する総ての信頼性の
向上に努めてもよい。かくの如くにした場合、プラスチ
ツクモールドのないいわゆるベアICを作ることが可能
となる。勿論500℃以下で窒化珪素膜を合成し、金属
アルミニユームのリード18を含む第1図Dの上面総て
にこれを形成してもよい。第1図Dにおいては、ソース
またはドレインの電極・リード4,5は主成分がシリコ
ンよりなる第1の半導体であり、ソース13、ドレイン
14とは完全にオート接触をしている。
同時に、図面より明らかなように1〜5で示した5回の
フオトマスクで三層配線が可能となつた。又、半導体を
主成分とするリードはそのシート抵抗が必ずしも小さく
ないため、例えば相互接続用のリードなどは構成物の総
てがアルミニユームのような金属からできている第3の
リード18を、配線材料として用いているため、実質的
に半導体を主成分とするリードのシート抵抗は何ら問題
とならなかつた。この実施例においては、二層目の配線
を構成する第2の半導体の電極またはリードは必ずしも
第一層目の配線を構成する第1の半導体の電極またはリ
ードとは独立ではなくキャパシタ19により容量的には
結合している構成を有する。このように、本発明製法に
よる絶縁ゲイト型MIS−FETはソース、ドレインの
リードとソース、ドレインが完全にオーム接続であるた
め、従来から言われているソース、ドレインの電極はみ
かけ上または実質的にはなくなつてしまつている点であ
る。
フオトマスクで三層配線が可能となつた。又、半導体を
主成分とするリードはそのシート抵抗が必ずしも小さく
ないため、例えば相互接続用のリードなどは構成物の総
てがアルミニユームのような金属からできている第3の
リード18を、配線材料として用いているため、実質的
に半導体を主成分とするリードのシート抵抗は何ら問題
とならなかつた。この実施例においては、二層目の配線
を構成する第2の半導体の電極またはリードは必ずしも
第一層目の配線を構成する第1の半導体の電極またはリ
ードとは独立ではなくキャパシタ19により容量的には
結合している構成を有する。このように、本発明製法に
よる絶縁ゲイト型MIS−FETはソース、ドレインの
リードとソース、ドレインが完全にオーム接続であるた
め、従来から言われているソース、ドレインの電極はみ
かけ上または実質的にはなくなつてしまつている点であ
る。
以上の説明よりわかるように、本発明は単一の半導体装
置として用いるよりもむしろ複数個を組合わせた集積回
路又は複合集積回路とした方が優れている特徴を有する
ものである。
置として用いるよりもむしろ複数個を組合わせた集積回
路又は複合集積回路とした方が優れている特徴を有する
ものである。
特に、本発明の特徴とする、半導体基板上のフイールド
絶縁物上に設けられた第1の半導体の電極またはリード
と、この電極またはリードまたはフイールド絶縁物を介
して設けられた第2の半導体の電極またはリードとが設
けられたこと、さらにそれらの第1、第2の電極または
リードがMIS−FETの不純物領域またはゲイト電極
に連続していること等の点は、高密度集積回路を設ける
とききわめて有効であつて、工業上必要かくべからざる
ものと信じられる。
絶縁物上に設けられた第1の半導体の電極またはリード
と、この電極またはリードまたはフイールド絶縁物を介
して設けられた第2の半導体の電極またはリードとが設
けられたこと、さらにそれらの第1、第2の電極または
リードがMIS−FETの不純物領域またはゲイト電極
に連続していること等の点は、高密度集積回路を設ける
とききわめて有効であつて、工業上必要かくべからざる
ものと信じられる。
さらに本発明製法を利用することによりMIS型1Cの
作製の容易さ及び従来最も不良品の生じやすかつたソー
ス、またはドレインを構成する不純物領域の電極が除去
されたことは本発明方法の工業的価値を高めるものと信
する。
作製の容易さ及び従来最も不良品の生じやすかつたソー
ス、またはドレインを構成する不純物領域の電極が除去
されたことは本発明方法の工業的価値を高めるものと信
する。
第1図は、本発明のMIS−FETの作製方法を示した
ものであつて、nチャネルの場合を示している。
ものであつて、nチャネルの場合を示している。
Claims (1)
- 1 半導体基板上に第1のマスクを用いて選択的にフィ
ールド絶縁物を形成する工程と、該フィールド絶縁物上
に半導体を主成分とするリードまたは電極を第2のマス
クを用いて選択的に形成する工程と、該リードまたは電
極上に層間絶縁物と、前記半導体基板上にゲイト絶縁物
とを形成する工程と、前記層間絶縁物上に第3のマスク
を用いて選択的にマスク作用のある半導体または金属の
被膜と、前記ゲイト絶縁物上にゲイト電極とを同一材料
にて同時に形成する工程と、不純物領域を前記半導体基
板上部に形成する工程とを有することを特徴とする絶縁
ゲイト型電界効果半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53105769A JPS594866B2 (ja) | 1978-08-30 | 1978-08-30 | 絶縁ゲイト型電界効果半導体装置の作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53105769A JPS594866B2 (ja) | 1978-08-30 | 1978-08-30 | 絶縁ゲイト型電界効果半導体装置の作製方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3062571A Division JPS5624385B1 (ja) | 1971-05-07 | 1971-05-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5522884A JPS5522884A (en) | 1980-02-18 |
JPS594866B2 true JPS594866B2 (ja) | 1984-02-01 |
Family
ID=14416371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53105769A Expired JPS594866B2 (ja) | 1978-08-30 | 1978-08-30 | 絶縁ゲイト型電界効果半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS594866B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5990168U (ja) * | 1982-12-10 | 1984-06-19 | 株式会社小糸製作所 | シ−ルドビ−ム電球 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3519901A (en) * | 1968-01-29 | 1970-07-07 | Texas Instruments Inc | Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation |
JPS4940115A (ja) * | 1972-08-16 | 1974-04-15 |
-
1978
- 1978-08-30 JP JP53105769A patent/JPS594866B2/ja not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3519901A (en) * | 1968-01-29 | 1970-07-07 | Texas Instruments Inc | Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation |
JPS4940115A (ja) * | 1972-08-16 | 1974-04-15 |
Also Published As
Publication number | Publication date |
---|---|
JPS5522884A (en) | 1980-02-18 |
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