JPS60105268A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS60105268A JPS60105268A JP58211870A JP21187083A JPS60105268A JP S60105268 A JPS60105268 A JP S60105268A JP 58211870 A JP58211870 A JP 58211870A JP 21187083 A JP21187083 A JP 21187083A JP S60105268 A JPS60105268 A JP S60105268A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に係り、特にダイ
ナミック型メモリセルとして使用される半導体装置のセ
ルキャパシタ及び素子分離領域の改良に関する。
ナミック型メモリセルとして使用される半導体装置のセ
ルキャパシタ及び素子分離領域の改良に関する。
従来、例えばダイナミック型メモリセルとして使用され
るＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ）型半導体装置においては、セルキャ・ξ
シタは素子分離領域とは別の領域に独立して形成されて
いた。第１図はその具体的な構成を示すものである。同
図において、１はＰ型シリコン基板であシ、このシリコ
ン基板１上の素子分離領域Ａには厚いフィールド５ＩＯ
２膜２が形成され、このフィールド５ＩＯ２膜２０両側
に隣接してセルキャ／ξシク３ａ、３ｂがそれぞれ形成
されている。
るＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ）型半導体装置においては、セルキャ・ξ
シタは素子分離領域とは別の領域に独立して形成されて
いた。第１図はその具体的な構成を示すものである。同
図において、１はＰ型シリコン基板であシ、このシリコ
ン基板１上の素子分離領域Ａには厚いフィールド５ＩＯ
２膜２が形成され、このフィールド５ＩＯ２膜２０両側
に隣接してセルキャ／ξシク３ａ、３ｂがそれぞれ形成
されている。
すなわち、厚いフィールドＳｉＯ２膜２０両側にそれぞ
れ薄いＳ ｉＯ２膜４ａ、４ｂが延在し、これらＳｉＯ
膜４ａ、４ｂを、フィールドＳ ｓ Ｏ２膜２上に形成
した例えば燐Ｐがドープされた多結晶シリコン膜５と、
シリコン基板１内に拡散形成した耐層６ａ、６ｂとによ
シ挾み込む構造としたものである。なお、７ａ、８ａ、
９ａ、７ｂ。
れ薄いＳ ｉＯ２膜４ａ、４ｂが延在し、これらＳｉＯ
膜４ａ、４ｂを、フィールドＳ ｓ Ｏ２膜２上に形成
した例えば燐Ｐがドープされた多結晶シリコン膜５と、
シリコン基板１内に拡散形成した耐層６ａ、６ｂとによ
シ挾み込む構造としたものである。なお、７ａ、８ａ、
９ａ、７ｂ。
８ｂ 、９ｂはそれぞれセルトランジスタのソース若し
くはドレインと々るＮ層、１０はゲートＳｉＯ２膜、ｌ
ｌａ、１２ａ、１３ａ＞ｌｌｂ。
くはドレインと々るＮ層、１０はゲートＳｉＯ２膜、ｌ
ｌａ、１２ａ、１３ａ＞ｌｌｂ。
１２ｂ、１３ｂはそれぞれ多結晶シリコンゲート電極膜
、１４は層間絶縁膜ＣＢＰＳＧ−３ｉＯ２）、１５はコ
ンタクトホール１６を介して上記Ｎ層８ｍ、８ｂに電気
的に接続され、ビット線を構成するＡ／＝（アルミニウ
ム）膜でちる。
、１４は層間絶縁膜ＣＢＰＳＧ−３ｉＯ２）、１５はコ
ンタクトホール１６を介して上記Ｎ層８ｍ、８ｂに電気
的に接続され、ビット線を構成するＡ／＝（アルミニウ
ム）膜でちる。
上記ＭＯ８型半導体装置は、多くの場合、先ず選択酸化
法（ＬＯＣＯ８法）によシ素子分離領域Ａを形成し、そ
の後この素子分離領域Ａ以外の領域にトランスファーゲ
ート部と共にセルキャ・ξシタ３ａ、３ｂを形成するよ
うにしていた。
法（ＬＯＣＯ８法）によシ素子分離領域Ａを形成し、そ
の後この素子分離領域Ａ以外の領域にトランスファーゲ
ート部と共にセルキャ・ξシタ３ａ、３ｂを形成するよ
うにしていた。
上記のように従来の半導体装置においては、セルキャパ
シタ部と素子分離領域とが別々の区域に形成されている
だめ、集積度を上げようとする場合、セルキャパシタ部
及び素子分離領域のいずれか一方又は両方の面積を縮小
する必要がある。
シタ部と素子分離領域とが別々の区域に形成されている
だめ、集積度を上げようとする場合、セルキャパシタ部
及び素子分離領域のいずれか一方又は両方の面積を縮小
する必要がある。
しかしながら、面積を縮小すると、セルキャパシタ部で
は充分なキヤ・ぐシタンスが得られず、また素子分離領
域においても素子分離効果が低下する。
は充分なキヤ・ぐシタンスが得られず、また素子分離領
域においても素子分離効果が低下する。
本発明は上記実情に鑑みてなされたもので、その目的は
、セルキャパシタ部及び素子分離領域の各機能を低下さ
せることなく、集積度を向上させることのできる半導体
装置及びその製造方法を提供することにある。
、セルキャパシタ部及び素子分離領域の各機能を低下さ
せることなく、集積度を向上させることのできる半導体
装置及びその製造方法を提供することにある。
本発明は、第一導電型の半導体基板に例えばＶ字状の溝
を形成し、との溝部の前記半導体基板内に第二導電型の
不純物層を形成すると共に、前記溝部の前記半導体基板
表面に絶縁膜及び導電体層を順次形成するものである。
を形成し、との溝部の前記半導体基板内に第二導電型の
不純物層を形成すると共に、前記溝部の前記半導体基板
表面に絶縁膜及び導電体層を順次形成するものである。
以下、図面を参照して本発明の一実施例を説１ま
明する。第２図（ａ）において、２１に例えばＰ型のシ
リコン基板でアシ、先ずとのシリコン基板２１内に例え
ば分？ロンＢをＩ Ｘ １０６ａｔｏｍｓ／ｚ２イオン
注入することにより２層２２を形成する。
リコン基板でアシ、先ずとのシリコン基板２１内に例え
ば分？ロンＢをＩ Ｘ １０６ａｔｏｍｓ／ｚ２イオン
注入することにより２層２２を形成する。
その後、同図（ｂ）に示すように、シリコン基板２１の
表面に例えば厚さ約１０００ＸのＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）−８ｉ
０２膜２３を付着形成する。次に、図示しないレジスト
膜をマスクとして例えばプラズマエツチングによｐ Ｃ
ＶＤ −８１０２膜２３を選択的に除去し、さらに当該
レジスト膜を化学薬品等により除去することによシ、所
定領域に開孔２４を形成する。次に、同図（ｃ）に示す
ように開孔２４の形成されたＣＶＤ−Ｓ １０２膜２３
をマスクにして例えばプラズマエツチングを行ない、こ
の開孔２４部のシリコン基板２１内に例えば深さ６００
０Ｘ、幅１１ｔｍの７字形溝２５を形成する。その後、
例えばＮＨ４Ｆ液でウェットエツチングを行ないＣＶＤ
−Ｓ ｉＯ２膜２３を除去する。ここで、上記Ｖ字形
溝２５はその最深部２５ａを２層２２内に位置させるこ
とが重要である。
表面に例えば厚さ約１０００ＸのＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）−８ｉ
０２膜２３を付着形成する。次に、図示しないレジスト
膜をマスクとして例えばプラズマエツチングによｐ Ｃ
ＶＤ −８１０２膜２３を選択的に除去し、さらに当該
レジスト膜を化学薬品等により除去することによシ、所
定領域に開孔２４を形成する。次に、同図（ｃ）に示す
ように開孔２４の形成されたＣＶＤ−Ｓ １０２膜２３
をマスクにして例えばプラズマエツチングを行ない、こ
の開孔２４部のシリコン基板２１内に例えば深さ６００
０Ｘ、幅１１ｔｍの７字形溝２５を形成する。その後、
例えばＮＨ４Ｆ液でウェットエツチングを行ないＣＶＤ
−Ｓ ｉＯ２膜２３を除去する。ここで、上記Ｖ字形
溝２５はその最深部２５ａを２層２２内に位置させるこ
とが重要である。
その後、同図（ｄ）に示すようにシリコン基板２１の表
面にセルキャパシタ部び素子分離領域形成予定領域に開
孔２６を有するレジスト膜２７を形成する。次に、同図
（ｅ）に示すようにレジスト膜２７をマスクにしてシリ
コン基板２Ｉ中にＮ型不純物例えばヒ素Ａｓを例えば６
ＸＩ Ｏ１２ａｔｏｍｓ／ｃｍ” イオン注入して、
７字形溝２５の周囲からその側壁に沿ってＮ型領域２８
ａ 、２８ｂを形成する。なお、７字形溝２５の最深
部２５ａの直下にもヒ素Ａ８は注入されるが、前述のよ
うにこの部分はＰ＋層２２内にあシダロンＢの濃度がヒ
素Ａｓの濃度よ〃も圧倒的に高いため、Ｐ型のままであ
る。その後、レジスト膜２７を化学薬品等でエツチング
除去する。次に、塩酸酸化を行い、同図（ｆ）に示すよ
うにシリコン基板２１の表面全面に厚さ約２５０ＸのＳ
ｉＯ２膜２９を形成する。次に、同図０）に示すよう
に、このＳｉＯ２Ｍ２９上に例えばＣ■法により厚さ約
５０００Ｘの多結晶シリコンＭ３０を付着形成し、その
後１０００℃のＰＯＣｔ３ガス中においてこの多結晶シ
リコン膜３０中に燐拡散を行う。これにょシ、Ｎ型領域
２８ａ、２８ｂと燐Ｐがドープされた多結晶シリコン膜
３０はＳ ｉＯ２膜２９を介してキヤ・ぐシフを形成す
ることになる。また、Ｎ型領域２８ ａ トＮ型領域２
８ｂはＳ １０２ ｇ ２９及びＰ＋層２２によシ分離
されているため、それぞれ独立のキヤ、ｏシタとしての
機能を有するととができる。との２つのキャノξシタを
それぞれセルキャパシタとして用いることによシ、集積
度の高いセルが実現できる。次に、同図（ｈ）に示すよ
うに、図示しないレジスト膜をマスクにして、多結晶シ
リコン膜３０のＮ型領域２８ ａ 、 ２８ｂ上に位置
する部分以外をプラズマエツチングによシ除去する。そ
の後、Ｓ ｓ Ｏ２膜２９上に厚さ約３０００ＸのＣＶ
Ｄ−３ｓ Ｏ２膜３１を付着形成し、しかる後図示しな
いレジスト膜をマスクとして、このＣ■−８１０２膜３
１及びシリコン基板２１上の５ｔＯ２膜２９の上記加工
された多結晶シリコン膜３０の存在する領域以外をプラ
ズマエツチングによシ除去する。
面にセルキャパシタ部び素子分離領域形成予定領域に開
孔２６を有するレジスト膜２７を形成する。次に、同図
（ｅ）に示すようにレジスト膜２７をマスクにしてシリ
コン基板２Ｉ中にＮ型不純物例えばヒ素Ａｓを例えば６
ＸＩ Ｏ１２ａｔｏｍｓ／ｃｍ” イオン注入して、
７字形溝２５の周囲からその側壁に沿ってＮ型領域２８
ａ 、２８ｂを形成する。なお、７字形溝２５の最深
部２５ａの直下にもヒ素Ａ８は注入されるが、前述のよ
うにこの部分はＰ＋層２２内にあシダロンＢの濃度がヒ
素Ａｓの濃度よ〃も圧倒的に高いため、Ｐ型のままであ
る。その後、レジスト膜２７を化学薬品等でエツチング
除去する。次に、塩酸酸化を行い、同図（ｆ）に示すよ
うにシリコン基板２１の表面全面に厚さ約２５０ＸのＳ
ｉＯ２膜２９を形成する。次に、同図０）に示すよう
に、このＳｉＯ２Ｍ２９上に例えばＣ■法により厚さ約
５０００Ｘの多結晶シリコンＭ３０を付着形成し、その
後１０００℃のＰＯＣｔ３ガス中においてこの多結晶シ
リコン膜３０中に燐拡散を行う。これにょシ、Ｎ型領域
２８ａ、２８ｂと燐Ｐがドープされた多結晶シリコン膜
３０はＳ ｉＯ２膜２９を介してキヤ・ぐシフを形成す
ることになる。また、Ｎ型領域２８ ａ トＮ型領域２
８ｂはＳ １０２ ｇ ２９及びＰ＋層２２によシ分離
されているため、それぞれ独立のキヤ、ｏシタとしての
機能を有するととができる。との２つのキャノξシタを
それぞれセルキャパシタとして用いることによシ、集積
度の高いセルが実現できる。次に、同図（ｈ）に示すよ
うに、図示しないレジスト膜をマスクにして、多結晶シ
リコン膜３０のＮ型領域２８ ａ 、 ２８ｂ上に位置
する部分以外をプラズマエツチングによシ除去する。そ
の後、Ｓ ｓ Ｏ２膜２９上に厚さ約３０００ＸのＣＶ
Ｄ−３ｓ Ｏ２膜３１を付着形成し、しかる後図示しな
いレジスト膜をマスクとして、このＣ■−８１０２膜３
１及びシリコン基板２１上の５ｔＯ２膜２９の上記加工
された多結晶シリコン膜３０の存在する領域以外をプラ
ズマエツチングによシ除去する。
次に、シリコン基板２１が露出した領域にセルトランジ
スタを形成する。すなわち、同図（ｉ）に示すように、
例えば塩酸酸化により厚さ約４００ＸのゲートＳ ｉＯ
２膜３２をシリコン基板２１の露出しだ領域に形成する
。次に、ゲート電極材料例えばＭｏ Ｓ ］ ２をスバ
、り装置によυ全面に付着させる。その後、図示しない
レジスト膜をマスクとしてセルトランジスタのワード線
として用いる領域以外のＭｏ Ｓ １２をプラズマエツ
チングによシ除去し、ゲート電極３３．〜３３６を形成
する。さらに、シリコン基板２１上のグーと８１０．膜
３２もこれらゲート電極３３１〜３３６をマスクとして
ＮＨ４Ｆのウェットエツチングによ力選択的に除去する
。これにょ）セルトランジスタのゲート電極部が形成さ
れる。なお、同図（１）において、上記ゲート電極３３
３，３３４はそれぞれ紙面に対して垂直方向に少し移動
させると別のセルにおいてゲート電極３３、等と同様に
グーＦ ５１０２膜３２上に位置することになシ、又、
グー ト電極３３１，３３２等はゲート電極３３３．３
３４ と同じ（ＣＶＤ−８１０２膜３）上に位置すると
とＫなる。
スタを形成する。すなわち、同図（ｉ）に示すように、
例えば塩酸酸化により厚さ約４００ＸのゲートＳ ｉＯ
２膜３２をシリコン基板２１の露出しだ領域に形成する
。次に、ゲート電極材料例えばＭｏ Ｓ ］ ２をスバ
、り装置によυ全面に付着させる。その後、図示しない
レジスト膜をマスクとしてセルトランジスタのワード線
として用いる領域以外のＭｏ Ｓ １２をプラズマエツ
チングによシ除去し、ゲート電極３３．〜３３６を形成
する。さらに、シリコン基板２１上のグーと８１０．膜
３２もこれらゲート電極３３１〜３３６をマスクとして
ＮＨ４Ｆのウェットエツチングによ力選択的に除去する
。これにょ）セルトランジスタのゲート電極部が形成さ
れる。なお、同図（１）において、上記ゲート電極３３
３，３３４はそれぞれ紙面に対して垂直方向に少し移動
させると別のセルにおいてゲート電極３３、等と同様に
グーＦ ５１０２膜３２上に位置することになシ、又、
グー ト電極３３１，３３２等はゲート電極３３３．３
３４ と同じ（ＣＶＤ−８１０２膜３）上に位置すると
とＫなる。
次に、これらゲート電極３３１〜３３６をマスクとして
Ｎ型不純物例えばヒ素Ａｓを例えば加速電圧４０ Ｋｅ
Ｖで、３ Ｘ １０” ａｔｏｍｓ１０２２イオン注入
し、ソース、ドレインとなるＮ層３４．〜３４６をそれ
ぞれ形成する。次に、同図（ｊ）に示すように、シリコ
ン基板２１の表面全面に厚さ膵 約７０００ＸのＢＰＳＧ＃３５を付着形成する。次いで
、図示しないレジスト膜をマスクとしてＢＰＳＧ膜３５
にコンタクトホール３６１．．３６２を形成する。次に
、このレジ２ト膜を化学薬品等でエツチング除去した後
、厚さ約８０００ＸのＡｔ 膜３７を形成し、コンタク
トホール３６１゜３６２を介してＮ層３４２，３４５
とのコンタクトをとる。最後に図示しないレジスト膜を
マスクにしてプラズマエツチングを行ないＡｔ 膜３７
をビット線としての形状に加工する。以上の工程によジ
ダイナミック型のメモリが製造される。
Ｎ型不純物例えばヒ素Ａｓを例えば加速電圧４０ Ｋｅ
Ｖで、３ Ｘ １０” ａｔｏｍｓ１０２２イオン注入
し、ソース、ドレインとなるＮ層３４．〜３４６をそれ
ぞれ形成する。次に、同図（ｊ）に示すように、シリコ
ン基板２１の表面全面に厚さ膵 約７０００ＸのＢＰＳＧ＃３５を付着形成する。次いで
、図示しないレジスト膜をマスクとしてＢＰＳＧ膜３５
にコンタクトホール３６１．．３６２を形成する。次に
、このレジ２ト膜を化学薬品等でエツチング除去した後
、厚さ約８０００ＸのＡｔ 膜３７を形成し、コンタク
トホール３６１゜３６２を介してＮ層３４２，３４５
とのコンタクトをとる。最後に図示しないレジスト膜を
マスクにしてプラズマエツチングを行ないＡｔ 膜３７
をビット線としての形状に加工する。以上の工程によジ
ダイナミック型のメモリが製造される。
上記のように製造されたメモリにちっては、同じキャパ
シタンスであれば従来構造に比べて大幅に面積を縮小す
ることができる。なお、セルギヤノミシタ用のＮ型領域
２８ａ、２８ｂはＰ＋層２２によシ互いに分離されてい
るだめ、一方のキヤ・ξシタの電荷が他方に漏れる恐れ
は無い。
シタンスであれば従来構造に比べて大幅に面積を縮小す
ることができる。なお、セルギヤノミシタ用のＮ型領域
２８ａ、２８ｂはＰ＋層２２によシ互いに分離されてい
るだめ、一方のキヤ・ξシタの電荷が他方に漏れる恐れ
は無い。
尚、上記実施例においては、形成する溝の形状をＶ字状
としたが、これに限定するものではなく、Ｕ字状等その
他の形状でもよいことは勿論である。
としたが、これに限定するものではなく、Ｕ字状等その
他の形状でもよいことは勿論である。
以上のように本発明によれば、集積度を向上させること
の可能な半導体装置及びその製造方法を提供できる。
の可能な半導体装置及びその製造方法を提供できる。
第１図は従来のダイナミック型メモリセルの構造を示す
断面図、第２図は本発明の一実施例に係るダイナミック
型メモリセルの製造工程を示す断面図でちる。 ２１・・・シリコン基板、２２・・・Ｐ層、２３・・・
ＣＶＤ−８ｉｎ２膜、２５−Ｖ字形溝、２８ａ、２８ｂ
・・・Ｎ型領域、２９・・・５ＩＯ２膜、３０−・多結
晶シリコン膜、３１・・・ＣＶＤ−８ＩＯ２膜、３２・
・・ゲートＳ ｉＯ２膜、３３１〜３３６・・・ゲート
電極、３４１〜３４６・・・Ｎ層、３５・・・ＢＰＳＧ
膜、３７・・・Ａｔ膜。
断面図、第２図は本発明の一実施例に係るダイナミック
型メモリセルの製造工程を示す断面図でちる。 ２１・・・シリコン基板、２２・・・Ｐ層、２３・・・
ＣＶＤ−８ｉｎ２膜、２５−Ｖ字形溝、２８ａ、２８ｂ
・・・Ｎ型領域、２９・・・５ＩＯ２膜、３０−・多結
晶シリコン膜、３１・・・ＣＶＤ−８ＩＯ２膜、３２・
・・ゲートＳ ｉＯ２膜、３３１〜３３６・・・ゲート
電極、３４１〜３４６・・・Ｎ層、３５・・・ＢＰＳＧ
膜、３７・・・Ａｔ膜。
Claims (4)
- （１）第一導電型の半導体基板と、この半導体基板表面
に形成された溝と、この溝部の前記半導体基板内に形成
された第二導電型の不純物層と、前記溝部の前記半導体
基板表面に形成された絶縁膜と、この絶縁膜上に形成さ
れた導電体層とを具備したことを特徴とする半導体装置
。 - （２） 前記半導体基板内に、前記第二導電型の不純物
層を前記溝の中央部において電気的に分離する第一導電
型の高濃度不純物層が設けられた特許請求の範囲第１項
記載の半導体装置。 - （３）第一導電型の半導体基板表面に溝を形成する工程
と、前記溝部の前記半導体基板内に第二導電型の不純物
層を形成する工程と、前記溝部の前記半導体基板表面に
絶縁膜を形成す−る工程と、前記絶縁膜上に導電体層を
形成する工程とを具備したことを特徴とする半導体装置
の製造方法。 - （４） 前記半導体基板内に第一導電型の高濃度不純物
層を形成する。工程を具備し、前記溝の最深部を前記高
濃度不純物層内に位置させる特許請求の範囲第３項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211870A JPS60105268A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211870A JPS60105268A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105268A true JPS60105268A (ja) | 1985-06-10 |
Family
ID=16612976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211870A Pending JPS60105268A (ja) | 1983-11-11 | 1983-11-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221266A (ja) * | 1985-07-19 | 1987-01-29 | Sanyo Electric Co Ltd | 半導体メモリセル |
| JPS6294976A (ja) * | 1985-10-22 | 1987-05-01 | Toshiba Corp | 半導体記憶装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478990A (en) * | 1977-12-07 | 1979-06-23 | Cho Lsi Gijutsu Kenkyu Kumiai | Compound dynamic memory cell |
| JPS5710973A (en) * | 1980-06-24 | 1982-01-20 | Agency Of Ind Science & Technol | Semiconductor device |
-
1983
- 1983-11-11 JP JP58211870A patent/JPS60105268A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478990A (en) * | 1977-12-07 | 1979-06-23 | Cho Lsi Gijutsu Kenkyu Kumiai | Compound dynamic memory cell |
| JPS5710973A (en) * | 1980-06-24 | 1982-01-20 | Agency Of Ind Science & Technol | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221266A (ja) * | 1985-07-19 | 1987-01-29 | Sanyo Electric Co Ltd | 半導体メモリセル |
| JPH0445989B2 (ja) * | 1985-07-19 | 1992-07-28 | Sanyo Electric Co | |
| JPS6294976A (ja) * | 1985-10-22 | 1987-05-01 | Toshiba Corp | 半導体記憶装置の製造方法 |
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