JPS6136705B2 - - Google Patents
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- JPS6136705B2 JPS6136705B2 JP54033734A JP3373479A JPS6136705B2 JP S6136705 B2 JPS6136705 B2 JP S6136705B2 JP 54033734 A JP54033734 A JP 54033734A JP 3373479 A JP3373479 A JP 3373479A JP S6136705 B2 JPS6136705 B2 JP S6136705B2
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- JP
- Japan
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- polycrystalline silicon
- layer
- silicon
- wiring
- inter
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路に含まれる素子の電
極もしくは素子間の配線またはそれら双方を多結
晶シリコンとその表面を覆う金属珪化物の２層構
造をもつて構成した半導体集積回路の製造方法に
関するものである。
極もしくは素子間の配線またはそれら双方を多結
晶シリコンとその表面を覆う金属珪化物の２層構
造をもつて構成した半導体集積回路の製造方法に
関するものである。
以下、本発明が特に有効である一実施例とし
て、多結晶シリコンをゲート電極として用いる絶
縁ゲート電界効果トランジスタ（以下シリコン・
ゲートMOS FETと略記）のうち特にチヤネル長
の短かいものを機能素子として含みかつ多結晶シ
リコンを素子間配線としても用いる半導体集積回
路を例として本発明を詳細に説明する。
て、多結晶シリコンをゲート電極として用いる絶
縁ゲート電界効果トランジスタ（以下シリコン・
ゲートMOS FETと略記）のうち特にチヤネル長
の短かいものを機能素子として含みかつ多結晶シ
リコンを素子間配線としても用いる半導体集積回
路を例として本発明を詳細に説明する。
以下、短チヤネル・シリコンゲートMOS FET
を機能素子として含みかつ多結晶シリコンを素子
間配線として用いる半導体集積回路の製造に従来
用いられている主要プロセスの一例を第１図に工
程順に示す。
を機能素子として含みかつ多結晶シリコンを素子
間配線として用いる半導体集積回路の製造に従来
用いられている主要プロセスの一例を第１図に工
程順に示す。
第１図ａは、比抵抗数ΩcmのＰ型シリコン基板
１１上に選択酸化法によつてチヤネルストツパと
してP+層１２および厚いフイールド酸化膜１３
を形成した後500Å以下の薄いゲート酸化膜１４
を形成し、続いて全面に厚さ0.5μｍ程度の多結
晶シリコン層１５をCVD法などで付着させた段
階における概略断面を示したものである。
１１上に選択酸化法によつてチヤネルストツパと
してP+層１２および厚いフイールド酸化膜１３
を形成した後500Å以下の薄いゲート酸化膜１４
を形成し、続いて全面に厚さ0.5μｍ程度の多結
晶シリコン層１５をCVD法などで付着させた段
階における概略断面を示したものである。
第１図ｂは、将来シリコンゲートMOS FETの
ゲート電極となる多結晶シリコン膜１５Ｇおよび
フイールド酸化膜上の後に素子間配線となる多結
晶シリコン膜１５Ｃを残して他の多結晶シリコン
膜を通常の写真蝕刻技術で除去した状態を示す。
第１図ｃは、上記試料表面に残した多結晶シリコ
ン膜１５Ｇをマスクにして表面から拡散法または
イオン注入法により燐または砒素を結晶表面近傍
に浅い深さに導入し、高不純物濃度のｎ型層より
なるソース１６およびドレイン１７を形成し、更
に同時に多結晶シリコン膜１５Ｇ，１５Ｃにも燐
または砒素が導入された状態を示している。
ゲート電極となる多結晶シリコン膜１５Ｇおよび
フイールド酸化膜上の後に素子間配線となる多結
晶シリコン膜１５Ｃを残して他の多結晶シリコン
膜を通常の写真蝕刻技術で除去した状態を示す。
第１図ｃは、上記試料表面に残した多結晶シリコ
ン膜１５Ｇをマスクにして表面から拡散法または
イオン注入法により燐または砒素を結晶表面近傍
に浅い深さに導入し、高不純物濃度のｎ型層より
なるソース１６およびドレイン１７を形成し、更
に同時に多結晶シリコン膜１５Ｇ，１５Ｃにも燐
または砒素が導入された状態を示している。
以上によりシリコンゲートMOS FETを含む半
導体集積回路の基本的断面構造が完成される。
導体集積回路の基本的断面構造が完成される。
上記従来知られている製造プロセスによつて作
られた短チヤネル・シリコンゲートMOS FETお
よび多結晶シリコンによる素子間配線を含む半導
体集積回路の問題点は、多結晶シリコン層の層抵
抗が非常に高いことである。例えば現在研究が進
められている短チヤネル・シリコンゲートMOS
FETのゲート、多結晶シリコンの幅は２μｍあ
るいはそれ以下にもなろうとしており、それに伴
いソースおよびドレイン電極となるｎ型不純物層
の接合深さは0.5μｍ以下になるのが普通であ
る。この様な浅い接合深さを実現するためには不
純物濃度をある程度下げざるを得ず、多結晶シリ
コンの層抵抗は数＋Ω／□から100Ω／□以上に
もなる。また多結晶シリコンの幅が狭くなればな
る程その加工精度の維持のため膜厚を薄くしなけ
ればならないことも層抵抗増大の一因となつてい
る。この様な高い層抵抗を持つ多結晶シリコン層
を素子間の配線として用いると、素子間に不要な
高抵抗成分を介入させることになり、信号の伝播
遅延時間が増大し集積回路の高速化に対する重大
な障害となる。
られた短チヤネル・シリコンゲートMOS FETお
よび多結晶シリコンによる素子間配線を含む半導
体集積回路の問題点は、多結晶シリコン層の層抵
抗が非常に高いことである。例えば現在研究が進
められている短チヤネル・シリコンゲートMOS
FETのゲート、多結晶シリコンの幅は２μｍあ
るいはそれ以下にもなろうとしており、それに伴
いソースおよびドレイン電極となるｎ型不純物層
の接合深さは0.5μｍ以下になるのが普通であ
る。この様な浅い接合深さを実現するためには不
純物濃度をある程度下げざるを得ず、多結晶シリ
コンの層抵抗は数＋Ω／□から100Ω／□以上に
もなる。また多結晶シリコンの幅が狭くなればな
る程その加工精度の維持のため膜厚を薄くしなけ
ればならないことも層抵抗増大の一因となつてい
る。この様な高い層抵抗を持つ多結晶シリコン層
を素子間の配線として用いると、素子間に不要な
高抵抗成分を介入させることになり、信号の伝播
遅延時間が増大し集積回路の高速化に対する重大
な障害となる。
本発明の目的は、不純物をドーピングした通常
の多結晶シリコン層に比較して層抵抗が１桁ある
いはそれ以上に低い金属珪化物層と多結晶シリコ
ン層の２層構造を従来の多結晶シリコン単層構造
を製造するのと殆んど変わらない程度の容易さで
実現できる製造方法を提供し該２層構造を素子の
電極または素子間配線あるいはそれら双方の配線
として用いて半導体集積回路の性能を大幅に向上
させようとすることである。
の多結晶シリコン層に比較して層抵抗が１桁ある
いはそれ以上に低い金属珪化物層と多結晶シリコ
ン層の２層構造を従来の多結晶シリコン単層構造
を製造するのと殆んど変わらない程度の容易さで
実現できる製造方法を提供し該２層構造を素子の
電極または素子間配線あるいはそれら双方の配線
として用いて半導体集積回路の性能を大幅に向上
させようとすることである。
本発明の他の目的は、素子特性を制御する製造
工程上のパラメータを同じとする限り通常の不純
物をドープした多結晶シリコン単層構造をゲート
電極とするシリコンゲートMOS FETと素子の電
気的特性上全く違わないものを得ることが可能
な、即ち、金属珪化物層が素子特性には影響しな
い金属珪化物と多結晶シリコンの２層構造の製造
方法を提供することである。
工程上のパラメータを同じとする限り通常の不純
物をドープした多結晶シリコン単層構造をゲート
電極とするシリコンゲートMOS FETと素子の電
気的特性上全く違わないものを得ることが可能
な、即ち、金属珪化物層が素子特性には影響しな
い金属珪化物と多結晶シリコンの２層構造の製造
方法を提供することである。
本発明の更に他の目的は、多結晶シリコン単層
の場合と比較して十分に薄い厚さで低い層抵抗を
実現でき、その結果として多結晶シリコン単層構
造の段差部分で生じ易い別の金属配線層の段切れ
を防止できる、金属珪化物と多結晶シリコンの２
層構造の製造方法を提供することである。
の場合と比較して十分に薄い厚さで低い層抵抗を
実現でき、その結果として多結晶シリコン単層構
造の段差部分で生じ易い別の金属配線層の段切れ
を防止できる、金属珪化物と多結晶シリコンの２
層構造の製造方法を提供することである。
本発明によれば、素子の電極もしくは素子間配
線または、それら双方の配線を設けるべき積層位
置に多結晶シリコン層を形成し、更にシリコン窒
化膜を前記多結晶シリコン表面に被着し、しかる
後写真蝕刻法を用いて素子電極もしくは素子間配
線またはそれら双方の形成領域に相当する部位以
外のシリコン窒化膜および多結晶シリコンを除去
し、半導体基板内に素子電極となる不純物層を形
成し、当該不純物層表面並びに多結晶シリコン側
面を酸化し、素子電極もしくは素子間配線または
それら双方となる多結晶シリコンの表面を覆つて
いるシリコン窒化膜を除去し、金属層を被着させ
前記素子電極もしくは素子間配線またはそれら双
方の配線となる多結晶シリコンの表面を熱処理に
より金属珪化物に転換し、この金属珪化物と未反
応金属との腐蝕性の相異を利用して未反応金属の
みを選択的に除去し、残つた金属珪化物転換層と
多結晶シリコンとの２層構造を素子電極もしくは
素子間配線またはそれら双方とする、ことを特徴
とする半導体集積回路の製造方法を得る。
線または、それら双方の配線を設けるべき積層位
置に多結晶シリコン層を形成し、更にシリコン窒
化膜を前記多結晶シリコン表面に被着し、しかる
後写真蝕刻法を用いて素子電極もしくは素子間配
線またはそれら双方の形成領域に相当する部位以
外のシリコン窒化膜および多結晶シリコンを除去
し、半導体基板内に素子電極となる不純物層を形
成し、当該不純物層表面並びに多結晶シリコン側
面を酸化し、素子電極もしくは素子間配線または
それら双方となる多結晶シリコンの表面を覆つて
いるシリコン窒化膜を除去し、金属層を被着させ
前記素子電極もしくは素子間配線またはそれら双
方の配線となる多結晶シリコンの表面を熱処理に
より金属珪化物に転換し、この金属珪化物と未反
応金属との腐蝕性の相異を利用して未反応金属の
みを選択的に除去し、残つた金属珪化物転換層と
多結晶シリコンとの２層構造を素子電極もしくは
素子間配線またはそれら双方とする、ことを特徴
とする半導体集積回路の製造方法を得る。
以下、本発明の典型的な実施例を第２図を用い
ながら説明する。
ながら説明する。
第２図ａは、比抵抗数Ω・cmのＰ型シリコン基
板２１に選択拡散法によつてチヤネル・ストツパ
としてP+層２２および厚いフイールド酸化膜２
３を形成したのち500Å以下の薄いゲート酸化膜
２４を形成し、続いて全面に厚さ0.2〜0.3μｍ程
度の多結晶シリコン層２５、更に厚さ0.1μｍ程
度のシリコン窒化膜２６を、それぞれCVD法な
どで付着させた段階における概略断面を示したも
のである。
板２１に選択拡散法によつてチヤネル・ストツパ
としてP+層２２および厚いフイールド酸化膜２
３を形成したのち500Å以下の薄いゲート酸化膜
２４を形成し、続いて全面に厚さ0.2〜0.3μｍ程
度の多結晶シリコン層２５、更に厚さ0.1μｍ程
度のシリコン窒化膜２６を、それぞれCVD法な
どで付着させた段階における概略断面を示したも
のである。
第２図ｂは、将来シリコンゲートMOS FETの
ゲート電極となる多結晶シリコン２５Ｇとフイー
ルド酸化膜２３上の将来素子間配線となる部分２
５Ｃを除いた領域のシリコン窒化膜および多結晶
シリコン膜を通常の写真蝕刻技術により除去した
状態を示す。
ゲート電極となる多結晶シリコン２５Ｇとフイー
ルド酸化膜２３上の将来素子間配線となる部分２
５Ｃを除いた領域のシリコン窒化膜および多結晶
シリコン膜を通常の写真蝕刻技術により除去した
状態を示す。
第２図ｃは、上記試料表面から多結晶シリコン
２５Ｇをマスクとして拡散法またはイオン注入法
により燐または砒素等の不純物を結晶表面近傍に
浅い深さに導入し、高不純物濃度のｎ型層よりな
るソース２７およびドレイン２８を形成した状態
を示す。
２５Ｇをマスクとして拡散法またはイオン注入法
により燐または砒素等の不純物を結晶表面近傍に
浅い深さに導入し、高不純物濃度のｎ型層よりな
るソース２７およびドレイン２８を形成した状態
を示す。
第２図ｄは、ソースおよびドレイン拡散層上お
よび多結晶シリコン２５Ｇと２５Ｃの側面に熱酸
化により酸化膜２９を付着した状態を示す。この
時、シリコン窒化膜２６Ｇ，２６Ｃは殆ど酸化さ
れない。
よび多結晶シリコン２５Ｇと２５Ｃの側面に熱酸
化により酸化膜２９を付着した状態を示す。この
時、シリコン窒化膜２６Ｇ，２６Ｃは殆ど酸化さ
れない。
第２図ｅは、シリコン窒化膜２６Ｇ，２６Ｃを
除去し、表面が露出した多結晶シリコンに選択的
にｎ型不純物を導入したのち、試料の表面全体に
金属膜３０を真空蒸着法などにより0.1μｍ程度
の厚さで付着した状態を示す。この工程でのｎ型
不純物の導入は、既に形成されているソース・ド
レインの浅い接合に影響することなく無関係に行
い得るので、この時点でも従来の方法に比べて多
結晶シリコンの層抵抗はかなり低く設定可能であ
る。
除去し、表面が露出した多結晶シリコンに選択的
にｎ型不純物を導入したのち、試料の表面全体に
金属膜３０を真空蒸着法などにより0.1μｍ程度
の厚さで付着した状態を示す。この工程でのｎ型
不純物の導入は、既に形成されているソース・ド
レインの浅い接合に影響することなく無関係に行
い得るので、この時点でも従来の方法に比べて多
結晶シリコンの層抵抗はかなり低く設定可能であ
る。
しかし本発明の場合は、多結晶シリコンには、
シリコンゲートMOS FETのゲート電極として動
作可能な仕事関数が実現できる濃度の不純物が導
入されていれば良い。また、多結晶シリコンへの
ｎ型不純物の導入は多結晶シリコン膜被着時に同
時に行つておいても良く、むしろ不純物濃度の均
一性、製造工程の簡便さからはこの方が望まし
い。
シリコンゲートMOS FETのゲート電極として動
作可能な仕事関数が実現できる濃度の不純物が導
入されていれば良い。また、多結晶シリコンへの
ｎ型不純物の導入は多結晶シリコン膜被着時に同
時に行つておいても良く、むしろ不純物濃度の均
一性、製造工程の簡便さからはこの方が望まし
い。
第２図ｆは、適当な温度での熱処理により多結
晶シリコン表面だけを蒸着金属膜と反応させて金
属珪化物３１を形成し、多結晶シリコン表面以外
に付着している未反応の金属膜を金属珪化物を腐
蝕しないか腐蝕しても極めてその程度が僅かなエ
ツチング液で除去した状態を示す。これにより、
金属珪化物と多結晶シリコンの２層構造を素子の
電極もしくは素子間配線またはそれら双方として
用いる半導体集積回路の構造が完成する。
晶シリコン表面だけを蒸着金属膜と反応させて金
属珪化物３１を形成し、多結晶シリコン表面以外
に付着している未反応の金属膜を金属珪化物を腐
蝕しないか腐蝕しても極めてその程度が僅かなエ
ツチング液で除去した状態を示す。これにより、
金属珪化物と多結晶シリコンの２層構造を素子の
電極もしくは素子間配線またはそれら双方として
用いる半導体集積回路の構造が完成する。
このとき蒸着金属として例えば白金，ニツケル
等を使えば、金属珪化物層の厚さは蒸着時の金属
厚さの２倍程度となり、蒸着時の厚さが0.1μｍ
程度の場合で１〜２Ω／□の非常に低い層抵抗が
実現できる。この値は通常の多結晶シリコン単層
の層抵抗に比べて１桁〜２桁低い値である。また
金属との反応のため消費される多結晶シリコン表
面の厚さは蒸着時の厚さが0.1μｍの場合で0.1μ
ｍ程度であり、多結晶シリコン被着時の厚さを
0.2μｍ〜0.25μｍ程度にしておけば前記金属珪
化物層と多結晶シリコン層の２層構造をシリコン
ゲートMOS FETのゲート電極として用いても金
属珪化物層は当該MOS FETの電気的特性には全
く影響を与えない様にできる。更に金属珪化物層
と多結晶シリコン層の２つの厚さを合計しても
0.3〜0.35μｍ程度に押えることが可能で、単層
多結晶シリコンの場合に比べてかなり薄くできる
ので、多結晶シリコン膜の微細加工が可能とな
り、多結晶シリコンの段差部におけるそれ以後の
金属配線の段切れをも低減できる。
等を使えば、金属珪化物層の厚さは蒸着時の金属
厚さの２倍程度となり、蒸着時の厚さが0.1μｍ
程度の場合で１〜２Ω／□の非常に低い層抵抗が
実現できる。この値は通常の多結晶シリコン単層
の層抵抗に比べて１桁〜２桁低い値である。また
金属との反応のため消費される多結晶シリコン表
面の厚さは蒸着時の厚さが0.1μｍの場合で0.1μ
ｍ程度であり、多結晶シリコン被着時の厚さを
0.2μｍ〜0.25μｍ程度にしておけば前記金属珪
化物層と多結晶シリコン層の２層構造をシリコン
ゲートMOS FETのゲート電極として用いても金
属珪化物層は当該MOS FETの電気的特性には全
く影響を与えない様にできる。更に金属珪化物層
と多結晶シリコン層の２つの厚さを合計しても
0.3〜0.35μｍ程度に押えることが可能で、単層
多結晶シリコンの場合に比べてかなり薄くできる
ので、多結晶シリコン膜の微細加工が可能とな
り、多結晶シリコンの段差部におけるそれ以後の
金属配線の段切れをも低減できる。
本発明による製造方法の特長は、第２図ｄ〜ｆ
に示されたシリコン窒化膜の酸化されにくい事を
利用したマスク効果による多結晶シリコンの側面
ならびにソースおよびドレイン拡散層上への酸化
膜の選択的な被着工程、更には、それに続く多結
晶シリコンへの選択的な不純物拡散および多結晶
シリコン表面の金属珪化物への転換にある。
に示されたシリコン窒化膜の酸化されにくい事を
利用したマスク効果による多結晶シリコンの側面
ならびにソースおよびドレイン拡散層上への酸化
膜の選択的な被着工程、更には、それに続く多結
晶シリコンへの選択的な不純物拡散および多結晶
シリコン表面の金属珪化物への転換にある。
多結晶シリコンの側面とソースおよびドレイン
層上に設けられた酸化膜は、ソースおよびドレイ
ンの浅い接合深さを持つ不純物拡散層に全く影響
を与えることのない多結晶シリコンへの選択的な
不純物拡散を可能とし、更に多結晶シリコン側面
の金属珪化物への転換を阻止し、この金属珪化物
層と多結晶シリコン層の２層構造をシリコンゲー
トMOS FETのゲート電極として用いる際に通常
の単層多結晶シリコンをゲート電極とする場合と
全く同じ電気的特性を実現し、かつ金属珪化物層
は十分に低い固有抵抗率を持つ故、前記２層構造
によつてその層抵抗は飛躍的に低減され、素子間
配線として有効に利用される。また２層構造の厚
さは単層多結晶シリコンの厚さに比べてかなり薄
くできるので、加工寸法が微細化出来、以後形成
される金属配線の段差部分に於ける断線をも低減
しうる。
層上に設けられた酸化膜は、ソースおよびドレイ
ンの浅い接合深さを持つ不純物拡散層に全く影響
を与えることのない多結晶シリコンへの選択的な
不純物拡散を可能とし、更に多結晶シリコン側面
の金属珪化物への転換を阻止し、この金属珪化物
層と多結晶シリコン層の２層構造をシリコンゲー
トMOS FETのゲート電極として用いる際に通常
の単層多結晶シリコンをゲート電極とする場合と
全く同じ電気的特性を実現し、かつ金属珪化物層
は十分に低い固有抵抗率を持つ故、前記２層構造
によつてその層抵抗は飛躍的に低減され、素子間
配線として有効に利用される。また２層構造の厚
さは単層多結晶シリコンの厚さに比べてかなり薄
くできるので、加工寸法が微細化出来、以後形成
される金属配線の段差部分に於ける断線をも低減
しうる。
第１図は、従来知られている短チヤネル・シリ
コンゲートMOS FETを機能素子として含みが多
結晶シリコンを素子間配線として用いる半導体集
積回路の製造に用いられている主要プロセスの一
例を工程順に示したものである。 第２図は、本発明の製造方法を、第１図で製造
しようとした短チヤネル、シリコンゲートMOS
FETを機能素子として含みかつ多結晶シリコン
素子間配線として用いる半導体集積回路の製造に
実施した場合の一例についてその主要プロセスを
工程順に示したものである。 図中、１１，２１はＰ型シリコン基板結晶を、
１２，２２はチヤネルストツパとしてのP+層
を、１３，２３はフイールド酸化膜を、１４，２
４はゲート絶縁膜用シリコン酸化膜を、１５，２
５はゲート電極あるいは素子間配線用の多結晶シ
リコン膜を、１６，２７はソース形成領域を、１
７，２８はドレイン形成領域を、２６はエツチン
グ及び酸化マスク用のシリコン窒化膜を、２９は
ソースおよびドレイン領域表面及び多結晶シリコ
ン側面を覆うシリコン酸化膜を、３０は金属珪化
物形成用の金属被膜を、３１は金属珪化物層を、
それぞれ示す。
コンゲートMOS FETを機能素子として含みが多
結晶シリコンを素子間配線として用いる半導体集
積回路の製造に用いられている主要プロセスの一
例を工程順に示したものである。 第２図は、本発明の製造方法を、第１図で製造
しようとした短チヤネル、シリコンゲートMOS
FETを機能素子として含みかつ多結晶シリコン
素子間配線として用いる半導体集積回路の製造に
実施した場合の一例についてその主要プロセスを
工程順に示したものである。 図中、１１，２１はＰ型シリコン基板結晶を、
１２，２２はチヤネルストツパとしてのP+層
を、１３，２３はフイールド酸化膜を、１４，２
４はゲート絶縁膜用シリコン酸化膜を、１５，２
５はゲート電極あるいは素子間配線用の多結晶シ
リコン膜を、１６，２７はソース形成領域を、１
７，２８はドレイン形成領域を、２６はエツチン
グ及び酸化マスク用のシリコン窒化膜を、２９は
ソースおよびドレイン領域表面及び多結晶シリコ
ン側面を覆うシリコン酸化膜を、３０は金属珪化
物形成用の金属被膜を、３１は金属珪化物層を、
それぞれ示す。
Claims (1)
- １ 素子の電極もしくは素子間配線またはそれら
双方の配線を設けるべき積層位置に多結晶シリコ
ン層を形成し、更にシリコン窒化膜を前記多結晶
シリコン表面に被着し、しかる後写真蝕刻法を用
いて素子電極もしくは素子間配線またはそれら双
方の形成領域に相当する部位以外のシリコン窒化
膜および多結晶シリコンを除去し、半導体基板内
に素子電極となる不純物層を形成し、素子電極も
しくは素子間配線またはそれら双方となる多結晶
シリコンの側面および半導体基板内の素子電極と
なる不純物表面にシリコン酸化膜を形成したの
ち、素子電極もしくは素子間配線またはそれら双
方となる多結晶シリコンを被覆しているシリコン
窒化膜を除去し、金属層を被着させ前記素子電極
もしくは素子間配線またはそれら双方となる多結
晶シリコンの表面を熱処理により金属珪化物に転
換し、この金属珪化物と未反応金属との腐蝕性の
相異を利用して未反応金属のみを選択的に除去
し、残つた金属珪化物転換層と多結晶シリコンと
の２層構造を素子電極もしくは、素子間配線また
はそれら双方とすることを特徴とした半導体集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3373479A JPS55125651A (en) | 1979-03-22 | 1979-03-22 | Production of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3373479A JPS55125651A (en) | 1979-03-22 | 1979-03-22 | Production of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55125651A JPS55125651A (en) | 1980-09-27 |
| JPS6136705B2 true JPS6136705B2 (ja) | 1986-08-20 |
Family
ID=12394627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3373479A Granted JPS55125651A (en) | 1979-03-22 | 1979-03-22 | Production of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55125651A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941870A (ja) * | 1982-08-25 | 1984-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5978560A (ja) * | 1982-10-26 | 1984-05-07 | Mitsubishi Electric Corp | 半導体集積回路装置の製造方法 |
| JPS59149045A (ja) * | 1983-02-16 | 1984-08-25 | Nec Corp | 半導体装置の製造方法 |
| US4935376A (en) * | 1989-10-12 | 1990-06-19 | At&T Bell Laboratories | Making silicide gate level runners |
| US5034348A (en) * | 1990-08-16 | 1991-07-23 | International Business Machines Corp. | Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit |
-
1979
- 1979-03-22 JP JP3373479A patent/JPS55125651A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55125651A (en) | 1980-09-27 |
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