JPS6199377A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6199377A JPS6199377A JP22147584A JP22147584A JPS6199377A JP S6199377 A JPS6199377 A JP S6199377A JP 22147584 A JP22147584 A JP 22147584A JP 22147584 A JP22147584 A JP 22147584A JP S6199377 A JPS6199377 A JP S6199377A
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- Japan
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- gate
- oxide film
- film
- floating gate
- floating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置およびその製造方法に係り、特に
フローティング・ゲートを有するＥ Ｐ ＲＯＭ （Ｅ
ｒａｓａｂｌｅ ＆ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｌ ＯｒＨＩｙＭｅｍｏｒｙ）およびその製造方法に関
する。
フローティング・ゲートを有するＥ Ｐ ＲＯＭ （Ｅ
ｒａｓａｂｌｅ ＆ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｌ ＯｒＨＩｙＭｅｍｏｒｙ）およびその製造方法に関
する。
ＥＰＲＯＭは、電気的に絶縁されたフローティング・ゲ
ートを有しているが、従来、このフローティング・ゲー
ト間の分離は、第３図に示すように、フローティング・
ゲートとなる多結晶シリコン膜４を第１ゲート酸化膜３
上に堆積した後、その多結晶シリコンＩｔ！＋！ ４を
選択的にエツチング除去し、さらに多結晶シリコン膜４
の表面を酸化して第２ゲート酸化膜７を形成することに
よってなされている。
ートを有しているが、従来、このフローティング・ゲー
ト間の分離は、第３図に示すように、フローティング・
ゲートとなる多結晶シリコン膜４を第１ゲート酸化膜３
上に堆積した後、その多結晶シリコンＩｔ！＋！ ４を
選択的にエツチング除去し、さらに多結晶シリコン膜４
の表面を酸化して第２ゲート酸化膜７を形成することに
よってなされている。
しかし、この従来の製造方法による半導体装置において
は、第３図Ａ部に示すように、フローティング・ゲート
４の端部に角のある形状ができる。
は、第３図Ａ部に示すように、フローティング・ゲート
４の端部に角のある形状ができる。
そのため、このフローティング・ゲート４の暗部の角の
部分に電界集中が起り、フローティング・ゲート４の電
荷保持特性が劣化するという問題点があった。
部分に電界集中が起り、フローティング・ゲート４の電
荷保持特性が劣化するという問題点があった。
（発明−の目的〕
本発明は上記事情を考處してなされたもので、フローテ
ィング・ゲートの電荷保持特性が良好で高信頼性の半導
体装置Ｊ３よびその装造方法を提供づることを目的とす
る。
ィング・ゲートの電荷保持特性が良好で高信頼性の半導
体装置Ｊ３よびその装造方法を提供づることを目的とす
る。
上記目的を達成するため、本発明による半導体装置は、
半等体基板と、前記半導体基板上に形成された第１ゲー
ト酸化膜と、前記第１グーｉ−酸化膜上に形成されたフ
ローティング・ゲートと、前記フローティング・ゲート
間を分離する絶縁層と前記フローティング・グー１〜上
に形成された第２ゲート酸化膜と、前記第２ゲート酸化
膜および前記絶縁層の上に形成されたコントロール・ゲ
ートとを「６えたことを特徴とする。
半等体基板と、前記半導体基板上に形成された第１ゲー
ト酸化膜と、前記第１グーｉ−酸化膜上に形成されたフ
ローティング・ゲートと、前記フローティング・ゲート
間を分離する絶縁層と前記フローティング・グー１〜上
に形成された第２ゲート酸化膜と、前記第２ゲート酸化
膜および前記絶縁層の上に形成されたコントロール・ゲ
ートとを「６えたことを特徴とする。
また本発明による半導体装置の製造方法は、半導体基板
上に第１ゲート酸化膜を形成する第１の工程と、前記第
１ゲート酸化膜上にフローティング・ゲートを形成する
第２の工程と、前記フローティング・ゲート上にマスク
を形成する第３の工程と、このマスク上からイオンを注
入し、熱処理することにより前記フローティング・ゲー
トを分Ｍ ｖる絶縁層を形成する第４の工程と、前記フ
ローティング・ゲート上に第２ゲート酸化膜を形成する
第５の工程と、前記第２ゲート酸化膜および前記絶縁β
の上にコントロール・ゲートを形成する第６の工程とを
有することを特徴とする。
上に第１ゲート酸化膜を形成する第１の工程と、前記第
１ゲート酸化膜上にフローティング・ゲートを形成する
第２の工程と、前記フローティング・ゲート上にマスク
を形成する第３の工程と、このマスク上からイオンを注
入し、熱処理することにより前記フローティング・ゲー
トを分Ｍ ｖる絶縁層を形成する第４の工程と、前記フ
ローティング・ゲート上に第２ゲート酸化膜を形成する
第５の工程と、前記第２ゲート酸化膜および前記絶縁β
の上にコントロール・ゲートを形成する第６の工程とを
有することを特徴とする。
このことにより、フＯ−テインク・ゲートである多結晶
シリコン膜を選択的にエツチング除去する必要がなくな
る。それによりフローティング・ゲートの端ｎｉに角が
形成されることがなく、フローティング・ゲートにおけ
る局部的な電界集中がおきない。したがって電荷保持特
性が向上し、半導体装＝の高信頼性が得られる。
シリコン膜を選択的にエツチング除去する必要がなくな
る。それによりフローティング・ゲートの端ｎｉに角が
形成されることがなく、フローティング・ゲートにおけ
る局部的な電界集中がおきない。したがって電荷保持特
性が向上し、半導体装＝の高信頼性が得られる。
本発明の一実施例による半導体装置の断面を第１図に示
す。半導体基板１上のフィード酸化膜２により素子領域
が分離されている。この索子領域の半導体基板１表面に
はソース領域およびドレイン領域としてｎ＋不純物領域
９が形成されている半導体基板１上には第１ゲート駁化
膜３が形成され、この第１ゲート酸化膜３上に・フロー
ティング・ゲート４が形成さ゛れている。フローティン
グ・ゲート４間はフローティング・ゲート分離酸化膜６
によって分離されている。そのフローティング・ゲート
４上に第２ゲート醇化膜７が形成されている。この第２
ゲート酸化膜７およびフローティング・ゲート分離酸化
膜６の上にコントロール・ゲート８が形成されている。
す。半導体基板１上のフィード酸化膜２により素子領域
が分離されている。この索子領域の半導体基板１表面に
はソース領域およびドレイン領域としてｎ＋不純物領域
９が形成されている半導体基板１上には第１ゲート駁化
膜３が形成され、この第１ゲート酸化膜３上に・フロー
ティング・ゲート４が形成さ゛れている。フローティン
グ・ゲート４間はフローティング・ゲート分離酸化膜６
によって分離されている。そのフローティング・ゲート
４上に第２ゲート醇化膜７が形成されている。この第２
ゲート酸化膜７およびフローティング・ゲート分離酸化
膜６の上にコントロール・ゲート８が形成されている。
さらにこのコン１−ロール・ゲート８上には層間絶縁膜
１０が形成されてあり、この居間絶縁ル）１０上に形成
されている配線層１１は保護膜１２によって習われてい
る。
１０が形成されてあり、この居間絶縁ル）１０上に形成
されている配線層１１は保護膜１２によって習われてい
る。
このように本実施例は、フローティング・ゲート４間が
フローティング・ゲート分１１ヒ膜６によって分離１さ
れている点に特徴がある。これにより分子ｉｉされたフ
ローディング・ゲート４の端部はなだらかな形状となる
。そのためフローティング・ゲート４の端部にｊ３ける
電界集中が防止される。
フローティング・ゲート分１１ヒ膜６によって分離１さ
れている点に特徴がある。これにより分子ｉｉされたフ
ローディング・ゲート４の端部はなだらかな形状となる
。そのためフローティング・ゲート４の端部にｊ３ける
電界集中が防止される。
上記実施例において、フローティング・ゲート分２Ｉｔ
Ｓ化膜６はフローティング・ゲート分離窒化膜でもよい
。
Ｓ化膜６はフローティング・ゲート分離窒化膜でもよい
。
次に本発明の一実施例による半導体装置の％、ｌＪ 遣
方法を第２図を用いて説明する。１〕型シリコンの半導
体基板１上にフィールド酸化膜２を形成することにより
素子領域を形成し、この素子領域の半導体基板１上に第
１ゲート酸化膜３を形成する。
方法を第２図を用いて説明する。１〕型シリコンの半導
体基板１上にフィールド酸化膜２を形成することにより
素子領域を形成し、この素子領域の半導体基板１上に第
１ゲート酸化膜３を形成する。
これら分ｌ！ＩＩ酸化膜２および第１ゲート酸化膜３の
上にフローティング・ゲートとなる多結晶シリコン膜４
をｊｌを栢する。次にフォトレジスト膜５をマスクとし
てイオン注入法を用い加速電圧ｖａｃｃ−４０ｋｅ、ド
ーズｆｆ１Ｑ −１ｘ １０１８ｃｍ−２の条件によっ
て酸素イオンを多結晶シリコン族４に選択的に導入する
（第２図（ａ））。フォトレジスト膜５を除去した後、
Ｎ２雰囲気中で温度１０６０℃、１６１Ｔ’ｊ間の熱処
理を加え、多結晶シリコン膜４の所定の部分にフローテ
ィング・ゲート分離酸化膜６を形成する（第２図（ｂ）
）。続いてＰ ＯＣｌ ３７：囲気中で温度１０００℃
、１０分間の熱処理によってリンを多結晶シリコン膜４
に導入し、フローティング・ゲート４を形成する。この
フローティング・ゲート４上に第２ゲート酸化膜７を形
成する。この第２ゲート酸化膜７およびフローティング
・ゲート分１ｍ化膜６の上にコントロール・ゲートとな
る多結晶シリコン膜８を堆積し、この多結晶シリコンｎ
’Ａ ８に前記リン拡散と同じ方法でリンを導入し、コ
ントロール・ゲート８を形成する（第２図（Ｃ））。そ
の後、半導体基板１の素子領域にソース領域およびドレ
ン領域となるｎ＋不純物領域９を形成し、コントロール
・ゲート８上に居間絶縁膜１０を形成し、コンタクト・
ホールを聞け、配線層１１を形成し、この配線１３１１
ヲＴｉｌう保１膜１２／ｉ−形成サル（第２図（ｄ）
）。
上にフローティング・ゲートとなる多結晶シリコン膜４
をｊｌを栢する。次にフォトレジスト膜５をマスクとし
てイオン注入法を用い加速電圧ｖａｃｃ−４０ｋｅ、ド
ーズｆｆ１Ｑ −１ｘ １０１８ｃｍ−２の条件によっ
て酸素イオンを多結晶シリコン族４に選択的に導入する
（第２図（ａ））。フォトレジスト膜５を除去した後、
Ｎ２雰囲気中で温度１０６０℃、１６１Ｔ’ｊ間の熱処
理を加え、多結晶シリコン膜４の所定の部分にフローテ
ィング・ゲート分離酸化膜６を形成する（第２図（ｂ）
）。続いてＰ ＯＣｌ ３７：囲気中で温度１０００℃
、１０分間の熱処理によってリンを多結晶シリコン膜４
に導入し、フローティング・ゲート４を形成する。この
フローティング・ゲート４上に第２ゲート酸化膜７を形
成する。この第２ゲート酸化膜７およびフローティング
・ゲート分１ｍ化膜６の上にコントロール・ゲートとな
る多結晶シリコン膜８を堆積し、この多結晶シリコンｎ
’Ａ ８に前記リン拡散と同じ方法でリンを導入し、コ
ントロール・ゲート８を形成する（第２図（Ｃ））。そ
の後、半導体基板１の素子領域にソース領域およびドレ
ン領域となるｎ＋不純物領域９を形成し、コントロール
・ゲート８上に居間絶縁膜１０を形成し、コンタクト・
ホールを聞け、配線層１１を形成し、この配線１３１１
ヲＴｉｌう保１膜１２／ｉ−形成サル（第２図（ｄ）
）。
このように本実施例によれば、多結晶シリコン膜に酸素
をイオン注入し熱処理を行うことにより酸化膜を形成す
る技術を、フローティング・ゲート４間の分離に用いた
点に特徴があり、これによりフローティング・ゲート４
間を分離するためのエツチング除去の工程がなくなり、
それによってフローティング・ゲート４の端部が角のな
いなだらかな形状となり、そのためフローティング・ゲ
ート４の端部における電界集中Ｂ防止される。
をイオン注入し熱処理を行うことにより酸化膜を形成す
る技術を、フローティング・ゲート４間の分離に用いた
点に特徴があり、これによりフローティング・ゲート４
間を分離するためのエツチング除去の工程がなくなり、
それによってフローティング・ゲート４の端部が角のな
いなだらかな形状となり、そのためフローティング・ゲ
ート４の端部における電界集中Ｂ防止される。
上記実施例においては、多結晶シリコン膜４に選択的に
酸素をイオン注入してフローティング・ゲート分離酸化
膜６を形成したが、多結晶シリコン膜４に選択的に窒素
をイオン注入してフローティング・ゲート分［化膜を形
成し、このフローティング・ゲート窒化膜によってフロ
ーティング・ゲート４間の分離を行ってもよい。
酸素をイオン注入してフローティング・ゲート分離酸化
膜６を形成したが、多結晶シリコン膜４に選択的に窒素
をイオン注入してフローティング・ゲート分［化膜を形
成し、このフローティング・ゲート窒化膜によってフロ
ーティング・ゲート４間の分離を行ってもよい。
又、抵抗化のために、コントロールゲート８をメタルシ
リサイドで構成してもよい。これらは、急峻な断差があ
る所では断線が止しゃすいが、本発明によれば断差をな
だらかにする事ができるので、その［１ｌＩｉ ＩＡを
防止する事ができる。
リサイドで構成してもよい。これらは、急峻な断差があ
る所では断線が止しゃすいが、本発明によれば断差をな
だらかにする事ができるので、その［１ｌＩｉ ＩＡを
防止する事ができる。
以上の通り本発明によれば、フローティング・ゲートに
おける８部的な電界集中による保持特性の劣化を防ぎ、
半導体装Ｕの高信頼性化をはかることができる。
おける８部的な電界集中による保持特性の劣化を防ぎ、
半導体装Ｕの高信頼性化をはかることができる。
第１図は本発明の一実ｈ’＆例による半導体装置を示Ｖ
断面図、第２図は本発明の一実施例による半導体装にの
製造方法を示づ゛工程図、第３Ｍは従来の半導体装置を
示す断面図である。 １・・・半導体゛基板、２・・・フィールド酸化膜、３
・・・′；５１ゲート酸化膜、４・・・フローティング
・ゲート、７・・・第２ゲート酸化膜、８・・・コント
ロール・ゲート、５・・・、７オトレドスト膜、６・・
・フローティング・グーＩ・分離酸化膜、９・・・ｎ＋
不純物領域、１゜・・・廚間絶縁説、１１・・・配線層
、１２・・・保ご膜。 出願人代理人 猪 股 清 ５１ 口 蔓 ３ 図 小 汽 ２ 圀
断面図、第２図は本発明の一実施例による半導体装にの
製造方法を示づ゛工程図、第３Ｍは従来の半導体装置を
示す断面図である。 １・・・半導体゛基板、２・・・フィールド酸化膜、３
・・・′；５１ゲート酸化膜、４・・・フローティング
・ゲート、７・・・第２ゲート酸化膜、８・・・コント
ロール・ゲート、５・・・、７オトレドスト膜、６・・
・フローティング・グーＩ・分離酸化膜、９・・・ｎ＋
不純物領域、１゜・・・廚間絶縁説、１１・・・配線層
、１２・・・保ご膜。 出願人代理人 猪 股 清 ５１ 口 蔓 ３ 図 小 汽 ２ 圀
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、 前記半導体基板上に形成された第１ゲート酸化膜と、 前記第１ゲート酸化膜上に形成されたフローティング・
ゲートと、 前記フローティング・ゲート間を分離する絶縁層と、 前記フローティング・ゲート上に形成された第２ゲート
酸化膜と、 前記第２ゲート酸化膜および前記絶縁層の上に形成され
たコントロール・ゲートと を備えた半導体装置。 ２、半導体基板上に第１ゲート酸化膜を形成する第１の
工程と、 前記第１ゲート酸化膜上にフローティング・ゲートを形
成する第２の工程と、 前記フローティング・ゲート上にマスクを形成する第３
の工程と、 このマスク上からイオンを注入し、熱処理することによ
り前記フローティング・ゲートを分離する絶縁層を形成
する第４の工程と、 前記フローティング・ゲート上に第２ゲート酸化膜を形
成する第５の工程と、 前記第２ゲート酸化膜および前記絶縁層の上にコントロ
ール・ゲートを形成する第６の工程とを有する半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22147584A JPS6199377A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22147584A JPS6199377A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199377A true JPS6199377A (ja) | 1986-05-17 |
Family
ID=16767296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22147584A Pending JPS6199377A (ja) | 1984-10-22 | 1984-10-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199377A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5336628A (en) * | 1988-10-25 | 1994-08-09 | Commissariat A L'energie Atomique | Method for fabricating semiconductor memory device |
| WO2008120384A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
-
1984
- 1984-10-22 JP JP22147584A patent/JPS6199377A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5336628A (en) * | 1988-10-25 | 1994-08-09 | Commissariat A L'energie Atomique | Method for fabricating semiconductor memory device |
| WO2008120384A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Microelectronics Limited | 半導体装置とその製造方法 |
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