DE19719670C2

DE19719670C2 - SRAM-Halbleiterspeichervorrichtung mit einem bipolaren Transistor und Verfahren zur Herstellung derselben

Info

Publication number: DE19719670C2
Application number: DE19719670A
Authority: DE
Inventors: Yukio Maki; Hiroki Honda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-11-29
Filing date: 1997-05-09
Publication date: 2001-11-15
Anticipated expiration: 2017-05-10
Also published as: JPH10163435A; TW330343B; KR19980041777A; DE19719670A1; US5959334A; CN1184337A; KR100292125B1; CN1111911C

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und auf ein Verfahren zur Herstellung derselben.

Genauer gesagt bezieht sie sich auf eine Halbleiterspeichervorrichtung, die einen bipolaren Transistor in dem Bereich eines Metall-Oxid-Halbleiter-Tran sistors (MOS-Transistor) des Speicherabschnitts aufweist, und auf ein Verfah ren zur Herstellung derselben.

In Fig. 25 ist ein äquivalentes Schaltbild einer Zelle eines statischen Speichers mit wahlfreiem Zugriff (SRAM) als eine Halbleiterspeichervorrichtung bezeigt. Die herkömmliche SRAM-Zelle wird durch sechs Elemente gebildet, d. h. Zugriffstransistoren Q1 und Q2, Treibertransistoren Q3 und Q4 und Lastele mente R1 und R2. Bitleitungen BL und eine Wortleitung WL sind mit den Zugriffstransistoren Q1 und Q2 verbunden, und eine Stromversorgungsleitung Vcc ist mit den Lastelementen R1 und R2 verbunden.

Die herkömmliche Speicherzelle kann jedoch nicht gut arbeiten, wenn der Spaltenstrom aufgrund einer reduzierten Stromversorgungsspannung reduziert ist. Wie in Fig. 26 gezeigt ist, ist eine Speicherzelle vorgeschlagen worden, bei der bipolare Transistoren Q5 und Q6 mit den Zugriffstransistoren Q1 und Q2 zum Verstärken des Spaltenstroms verbunden sind.

In dem Fall einer Speicherzelle wie sie in Fig. 26 gezeigt ist, ist die Anzahl der Elemente gegenüber den herkömmlichen sechs Elementen auf acht Elemente erhöht, so daß die Speicherzellenfläche dazu neigt, erhöht zu sein. Darum besteht eine Nachfrage nach einer Technik, die die bipolaren Transistoren Q5 und Q6 in der Speicherzelle ohne Erhöhung der Speicherzellenfläche ausbildet.

Aus der EP 0 349 021 A2 ist eine SRAM-Halbleiterspeichervorrichtung nach dem Oberbe griff des Anspruchs 1 bekannt, bei der der erste und zweite Dotierungsbereich eine Diode zwischen Zugriffs- und Lasttransistor bilden.

Dementsprechend wurde die vorliegende Erfindung zur Lösung solcher Probleme gemacht. Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung, die bipolare Transistoren in dem MOS-Transistorbereich ohne Erhöhung der Fläche aufweist, und ein Verfahren zu deren Herstellung anzugeben.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 11.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Weitere Merkmale und Zweckmäßigkeiten von Ausführungsbeispielen der vor liegenden Erfindung ergeben sich aus der folgenden Beschreibung von Ausfüh rungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Schnittansicht einer Struktur einer SRAM-Zelle als ein Beispiel einer Halbleiterspeichervorrichtung, die in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung konstruiert ist;

Fig. 2 eine Schnittansicht einer Struktur einer SRAM-Zelle als ein Beispiel einer Halbleiterspeichervorrichtung, die in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung konstruiert ist;

Fig. 3 eine Schnittansicht einer Struktur einer SRAM-Zelle als ein Beispiel einer Halbleiterspeichervorrichtung, die in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung konstruiert ist;

Fig. 4 eine Schnittansicht einer Struktur einer SRAM-Zelle als ein Beispiel einer Halbleiterspeichervorrichtung, die in Übereinstimmung mit einer vierten Ausführungsform der vorliegenden Erfindung konstruiert ist;

Fig. 5 bis 11 ein Verfahren zur Herstellung einer Halbleiterspeichervorrich tung, die die in Fig. 1 gezeigte Struktur aufweist, als eine fünfte Aus führungsform der vorliegenden Erfindung;

Fig. 12 bis 18 ein Verfahren zur Herstellung einer Halbleiterspeichervorrich tung, die die in Fig. 2 gezeigte Struktur aufweist, als eine sechste Aus führungsform der vorliegenden Erfindung;

Fig. 19 bis 24 ein Verfahren zur Herstellung einer Halbleiterspeichervorrich tung, die eine CMOS-Struktur aufweist, als eine siebte Ausführungsform der vorliegenden Erfindung;

Fig. 25 eine SRAM-Zelle, die sechs Elemente aufweist; und

Fig. 26 eine SRAM-Zelle, die acht Elemente aufweist.

Die Erfindung wird im folgenden im Detail unter Bezugnahme auf die Figuren beschrieben.

Ausführungsform 1

Unter Bezugnahme auf Fig. 1, ist eine Struktur einer Halbleiterspeichervor richtung gezeigt, die in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung konstruiert ist. Diese Ausführungsform ist ein Beispiel des Falles, in dem die Struktur der Halbleiterspeichervorrichtung auf eine SRAM-Zelle, die den in Fig. 26 gezeigten Schaltungsaufbau aufweist, ange wandt ist. Bei dieser Ausführungsform sind, um einen Anstieg der Speicher zellenfläche zu vermeiden, wenn bipolare Transistoren in der SRAM-Zelle aus gebildet sind, bipolare PNP-Typ Transistoren in dem Bitleitungskontakt abschnitt der SRAM-Zelle ausgebildet.

In Fig. 1 ist Abschnitt A ein Bereich, in dem ein n-Kanal-Metall-Oxid-Halblei ter-Transistor (NMOS-Transistor) Q1 (oder Q2), der als ein Zugriffstransistor der SRAM-Zelle arbeitet, ausgebildet ist, und Abschnitt B ist ein Bereich, in dem ein bipolarer PNP-Typ-Transistor Q5 (oder Q6), der zwischen den NMOS- Transistor und eine Bitleitung geschaltet ist, ausgebildet ist.

In Fig. 1 sind ein n-Typ Siliziumhalbleitersubstrat (oder ein n-Typ Wannen bereich) 1 und ein p-Typ Halbleiterbereich (ein Wannenbereich) 2, der auf bzw. in dem Halbleitersubstrat 1 ausgebildet ist, gezeigt. Der p-Typ Halbleiter bereich 2 weist einen Wannenbereich 2a der Speicherzelle und den Kollektor bereich 2b des bipolaren Transistors Q5 auf. Eine Hauptfläche 2c des Halb leiterbereiches 2 wird ein Kanalbereich des NMOS-Transistors Q1. Ein Gate 3 und eine Gateoxidschicht 3a des Zugriffstransistors Q1 sind auf der Haupt fläche 2c ausgebildet. Ein n-Typ Halbleiterbereich 11, der eine hohe Dotier stoffkonzentration aufweist, ist ein n⁺-Sourcebereich (oder ein Drainbereich). Ein n-Typ Halbleiterbereich 16 weist einen Drainbereich (oder einen Source bereich) 16a des Zugriffstransistors Q1 und einen Verbindungsbasisbereich 16b des bipolaren Transistors Q5 auf. Ein intrinsischer, d. h. unterhalb des Emittierbereichs 5 befindlicher Basisbereich 17 ist in dem Verbindungsbasisbereich 16b ausgebildet. Außerdem ist ein Emitter 5 auf bzw. in dem intrinsischen Basisbereich 17 für den bipolaren Transistor Q5 ausge bildet. Des weiteren ist eine Zwischenschicht-Isolierschicht 6 auf den Tran sistoren Q1 und Q5 ausgebildet, und eine Emitterelektrode 7 ist durch die Zwischenschicht-Isolierschicht 6 zum Erreichen einer Bitleitung ausgebildet. Die Emitterelektrode 7 ist in einer Position einer Bitleitungskontaktelektrode zu dem Drainbereich (oder dem Sourcebereich) 16a des Zugriffstransistors Q5 ausgebildet. Während die Beschreibung für einen Fall gegeben wird, in dem die Speicherzelle auf bzw. in dem n-Typ Halbleitersubstrat 1 ausgebildet ist, kann dieselbe auch auf den Fall angewendet werden, in dem die Speicherzelle durch einen n-Typ Bereich umgeben ist.

Der NMOS-Transistor Q1 wird als ein Zugriffstransistor durch den Source bereich (oder den Drainbereich) 11, den Drainbereich (oder den Sourcebereich) 16a, den Kanalbereich 2c und das Gate 3 gebildet. Der bipolare Transistor Q5 wird durch den Emitter 5, den Verbindungsbasisbereich 16b, den intrinsischen Basisbereich 17 und den Kollektor 2b gebildet.

Bei der in der zuvor beschriebenen Weise ausgebildeten Halbleiter-SRAM- Vorrichtung wird die n-Typ Halbleiterschicht 16 durch den Drainbereich (oder den Sourcebereich) 16a des Zugriffstransistors Q1 und den Verbindungsbasis bereich 16b des bipolaren Transistors Q5 geteilt, so daß der Zugriffstransistor Q1 und der bipolare Transistor Q5 innerhalb desselben Halbleitersubstrates 1 verbunden sind. Zusätzlich ist der Emitter 5 für den bipolaren Transistor Q5 an bzw. in dem Abschnitt eines Bitleitungskontaktes ausgebildet. Derart kann der bipolare Transistor, verglichen mit der herkömmliche Speicherzelle, ohne Er höhung der Speicherzellenfläche auf dem Siliziumsubstrat 1 hergestellt werden.

Bei der zuvor erwähnten Struktur wird der intrinsische Basisbereich 17 als der Basisbereich des bipolaren Transistors Q5 ausgebildet, nachdem die Emitter öffnung ausgebildet ist. Darum ist diese Struktur vorteilhaft dahingehend, daß die Fluktuation der Eigenschaften des bipolaren Transistors Q5, verglichen mit dem Fall, in dem die Fluktuation der Eigenschaften des bipolaren Transistors durch die Fluktuation des Ätzens der Emitteröffnung verursacht wird, mini miert, ist.

Des weiteren ist es bei einer Struktur wie dieser, zur Vermeidung einer Ver minderung des Durchbruchspielraums oder der Durchbruchspannungseigen schaften des Zugriffstransistors Q1, wünschenswert, daß Arsen (As) mit einem kleinen Diffusionskoeffizienten als der Hauptdotierstoff der n-Typ Halbleiterschicht 16, die den Drainbereich (oder den Sourcebereich) 16a des Zu griffstransistors Q1 enthält bzw. aufweist, implantiert wird. Es ist außerdem wünschenswert, das Phosphor (P) mit einem großen Diffusionskoeffizienten als der Hauptdotierstoff des intrinsischen Basisbereiches 17 implantiert wird. Da durch wird der Basisbereich des bipolaren Transistors Q5 fest gesichert, und die Eigenschaften des bipolaren Transistors Q5 werden stabil gemacht.

Die Implantierung von Arsen (As), das einen kleinen Diffusionskoeffizienten aufweist, in den Drainbereich (oder den Sourcebereich) 16a kann die Anforde rungen der feinen Struktur des MOS-Transistors für die reduzierte Größe der Speicherzelle erfüllen.

Bei der Speicherzelle der Halbleiterspeichervorrichtung werden die minimale Transistorgatelänge und Isolierungs- bzw. Trennungsbreite verwendet, um die Integration zu erhöhen. Darum ist es wünschenswert, daß der n-Bereich (der Drainbereich oder der Sourcebereich) des MOS-Transistors, der dem Basisbe reich des bipolaren Transistors entspricht, schmaler bzw. flacher ist, und, z. B., die Tiefe sollte weniger als ungefähr 0,1 µm sein.

Andererseits ist es in dem Fall, in dem der bipolare Transistor ausgebildet wird, nicht wünschenswert, daß ein flacher bzw. schmaler n-Bereich als der Basisbereich des bipolaren Transistors verwendet wird. Dies ist so, da ein bipolarer Transistor mit stabilen Eigenschaften mit einem solch schmalen bzw. flachen n-Bereich nicht erhalten werden kann. Aus diesem Grund ist es bevor zugt, eine intrinsische Basisschicht auszubilden. Daher sollte die intrinsische Basisschicht tiefer als der Emitter des bipolaren Transistors sein. Zum Beispiel in dem Fall, in dem der Emitter durch Implantation ausgebildet wird, wird die Emittertiefe ungefähr 0,1 bis 0,2 µm, so daß die intrinsische Basisschicht tiefer als diese gemacht wird. Aus diesem Grund ist es, um sowohl die notwendigen Anforderungen für den MOS-Transistor als auch für den bipolaren Transistor zu erfüllen, insbesondere wirksam, das ein bipolarer Transistor mit einer Ver bindungsbasisstruktur innerhalb der Speicherzelle ausgebildet wird.

Ausführungsform 2

Unter Bezugnahme auf Fig. 2, ist eine Struktur einer Halbleiterspeichervor richtung gezeigt, die in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung konstruiert ist. Diese Ausführungsform ist ein anderes Beispiel, bei dem die Struktur der Halbleiterspeichervorrichtung auf die SRAM-Zelle, die den in Fig. 26 gezeigten Schaltungsaufbau aufweist, an gewendet wird. Auch bei der zweiten Ausführungsform sind, um einen Anstieg der Speicherzellenfläche zu verhindern, wenn bipolare Transistoren in der SRAM-Zelle ausgebildet sind, die bipolaren PNP-Typ Transistoren an bzw. in einem Abschnitt an der Position des Bitleitungskontaktes der SRAM-Zelle aus gebildet.

In Fig. 2 ist ein Abschnitt A ein Bereich, in dem ein NMOS-Transistor Q1 (oder Q2), der als ein Zugriffstransistor der SRAM-Zelle arbeitet, ausgebildet ist, und ein Abschnitt B ist ein Bereich, in dem ein bipolarer PNP-Typ Tran sistor Q5 (oder Q6) zwischen dem NMOS-Transistor und einer Bitleitung aus gebildet ist.

In Fig. 2 ist, wie bei der in Fig. 1 gezeigten Struktur, ein n-Typ Siliziumhalb leitersubstrat (oder ein n-Typ Wannenbereich) 1 gezeigt, und ein p-Typ Halb leiterbereich (ein Wannenbereich) 2 ist auf bzw. in dem Halbleitersubstrat aus gebildet. Der p-Typ Halbleiterbereich 2 weist eine Wanne 2a der Speicherzelle und einen Kollektorbereich 2b des bipolaren Transistors Q5 auf. Ein Kanalbe reich 2c des NMOS-Transistors Q1 ist an der Oberfläche des Halbleitersubstra tes 2 ausgebildet. Eine Gateoxidschicht 3a und ein Gate 3 des Zugriffstran sistors Q1 sind auf dem Kanalbereich 2c ausgebildet. Ein Emitter 5 ist für den bipolaren Transistor Q5 ausgebildet. Eine Zwischenschicht-Isolierschicht 6 ist auf den Transistoren Q1 und Q5 ausgebildet. Eine Emitterelektrode 7 ist durch die Zwischenschicht-Isolierschicht 6 ausgebildet. Ein n⁺-Sourcebereich (oder ein Drainbereich) 11 ist für den NMOS-Transistor Q1 ausgebildet.

Jedoch unterscheidet sich die zweite Ausführungsform von der ersten Ausfüh rungsform aus Fig. 1 bezüglich der folgenden Punkte. Das heißt, in Fig. 2 weist ein n-Typ Halbleiterbereich 4 mit einer ausreichenden Dicke einen Drain bereich (oder einen Sourcebereich) 4a des Zugriffstransistors Q1 und einen Basisbereich 4b des bipolaren Transistors Q5 auf. Derart gibt es keinen Be reich, der den intrinsischen Basisbereich 17, der in Fig. 1 gezeigt ist, ent spricht.

Der NMOS-Transistor Q1, der als ein Zugriffstransistor arbeitet, wird durch den Sourcebereich (oder den Drainbereich) 11, den Drainbereich (oder den Sourcebereich) 4a, den Kanalbereich 2c und das Gate 3 gebildet. Der bipolare Transistor Q5 wird durch den Emitter 5, die Basis 4b und den Kollektor 2b gebildet.

Bei der Halbleiter-SRAM-Vorrichtung, die in der zuvor beschriebenen Art und Weise ausgebildet ist, wird der n-Typ Halbleiterbereich 4 durch den Drain bereich (oder den Sourcebereich) 4a des Zugriffstransistors Q1 und den Basis bereich 4b des bipolaren Transistors Q5 geteilt. Derart sind der Zugriffstran sistor Q1 und der bipolare Transistor Q5 miteinander innerhalb desselben Halbleitersubstrates verbunden. Zusätzlich kann, da der Emitter 5 an der Posi tion des Bitleitungskontaktabschnittes zur Ausbildung des bipolaren Tran sistors Q5 ausgebildet ist, der bipolare Transistor auf bzw. in dem Halbleiter substrat 1, verglichen mit der herkömmlichen Speicherzelle, ohne Erhöhung der Speicherzellenfläche ausgebildet werden.

Bei einer solchen Struktur wie dieser wird der n-Typ Halbleiterbereich außer dem als die Basis 46 des bipolaren Transistors verwendet. Zum Erhalten eines bipolaren Transistors mit stabilen Eigenschaften gibt es die Notwendigkeit, eine Basisschicht mit einer ausreichenden Dicke auszubilden. Aus diesem Grund ist, verglichen mit dem Fall, in dem Arsen (As) mit einem kleinen Diffu sionskoeffizienten verwendet wird, Phosphor (P) mit einem großen Diffusions koeffizienten als der Dotierstoff des n-Typ Halbleiterbereiches 4 wirksamer. Dies ist so, da der Basisbereich 4b des bipolaren Transistors fest gesichert werden kann und außerdem der Verfahrensspielraum, d. h. die Toleranzen für das Verfahren, größer werden. Falls Arsen (As) als der Dotierstoff des n-Typ Halbleiterbereiches 4 verwendet wird, wird eine Dotierstoffimplantations energie von einigen 100 keV zum Erhalten derselben Dotierungsimplantation wie in dem Fall des Phosphors (P) notwendig, und als Folge wird die Herstel lungseffizienz reduziert. Daher ist bei der zweiten Ausführungsform aus Fig. 2 ein Dotierstoff wie Phosphor (P) passender.

Ausführungsform 3

Unter Bezugnahme auf Fig. 3, ist eine Struktur einer Halbleiterspeichervor richtung gezeigt, die in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung konstruiert ist. Die dritte Ausführungsform unter scheidet sich von der ersten Ausführungsform aus Fig. 1 dadurch, daß der zu vor erwähnte n⁺-Sourcebereich (oder der Drainbereich) 11 nicht ausgebildet ist. Die verbleibenden Teile sind dieselben wie in Fig. 1. Da dieselben Bezugs zeichen wie in Fig. 1 dieselben Teile oder entsprechende Teile bezeichnen, wird hier eine detaillierte Beschreibung zur Vermeidung von Wiederholungen weg gelassen.

Falls die Vorrichtung in der zuvor beschriebenen Art und Weise konstruiert ist, sind der Sourcebereich und der Drainbereich des NMOS-Transistors Q1 (oder Q2), der als ein Zugriffstransistor arbeitet, beide vom n^--Typ und als Folge wird der Stromwert des Zugriffstransistors reduziert werden. Aus diesem Grund wird das Zellenverhältnis (Stromverhältnis), welches als der Stromwert des Treibertransistors geteilt durch den Stromwert des Zugriffstransistors definiert ist, größer werden. Dementsprechend gibt es einen Vorteil dahin gehend, daß der Betrieb der Speicherzelle stabiler wird.

Ausführungsform 4

Unter Bezugnahme auf Fig. 4, ist eine Struktur einer Halbleiterspeichervor richtunug gezeigt, die in Übereinstimmung mit einer vierten Ausführungsform der vorliegenden Erfindung konstruiert ist. Die vierte Ausführungsform unter scheidet sich von der zweiten Ausführungsform aus Fig. 2 dadurch, daß der zuvor erwähnte n⁺-Sourcebereich (oder der Drainbereich) 11 nicht ausgebildet ist. Die verbleibenden Teile sind dieselben wie in Fig. 2. Da dieselben Bezugs zeichen wie in Fig. 2 dieselben Teile oder entsprechende Teile bezeichnen, wird hier eine detaillierte Beschreibung zur Vermeidung von Wiederholungen weg gelassen.

Falls die Vorrichtung in der zuvor erwähnten Art und Weise konstruiert ist, sind der Sourcebereich und der Drainbereich des NMOS-Transistors Q1 (oder Q2), der als ein Zugriffstransistor arbeitet, beide vom n^--Typ und als Folge wird der Stromwert des Zugriffstransistors reduziert. Aus diesem Grund wird das Zellverhältnis (Stromverhältnis), das als der Stromwert des Treiber transistors geteilt durch den Stromwert des Zugriffstransistors definiert ist, größer. Dementsprechend gibt es einen Vorteil dahingehend, daß der Betrieb der Speicherzelte stabiler wird.

Ausführungsform 5

Ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung nach einer Ausführungsform der Erfindung wird als nächstes als fünfte Ausführungsform der vorliegenden Erfindung beschrieben. Unter Bezugnahme auf die Fig. 5 bis 11 wird ein Verfahren zur Herstellung der Halbleiterspeichervorrichtung ge zeigt, die die in Fig. 1 gezeigte Struktur aufweist.

Anfänglich werden, wie in Fig. 5 gezeigt ist, ein p-Wannenbereich 2 des NMOS-Transistors und Isolier- bzw. Trennoxidschichten 8 auf bzw. in einen n- Typ Halbleitersubstrat 1 (oder dem n-Typ Wannenbereich 1) in der herkömm lichen Weise ausgebildet.

Danach werden, wie in Fig. 6 gezeigt ist, eine Gateoxidschicht 3a und eine Gateelektrode 3 des NMOS-Transistors in der herkömmlichen Weise ausgebil det. Als nächstes werden n^--Bereiche 16, die ein Source/Drain-Bereich (S/D- Bereich) des NMOS-Transistors und ein Verbindungsbasisbereich des bipolaren Transistors werden, unter Verwendung eines Resistmusters 9 als Maske aus gebildet. Die n^--Bereiche 16 sind bei einer notwendigen Konzentration flach ausgebildet, um den Integrationsgrad der Speicherzelle zu erhöhen.

Danach werden Seitenwände 3b des Gates 3 ausgebildet, wie in Fig. 7 gezeigt ist. Als nächstes wird der n⁺-Sourcebereich (oder der Drainbereich) 11 mit einer hohen Dotierstoffkonzentration unter Verwendung eines Resistmusters 10 als Maske ausgebildet.

Danach wird, wie in Fig. 8 gezeigt ist, ein p⁺-Kollektorkontaktbereich 13 (Wannenkontakt) unter Verwendung eines Resistmusters 12 als Maske ausgebildet.

Dann werden, wie in Fig. 9 gezeigt ist, eine Zwischenschicht-Isolierschicht 6 und dann Bitleitungskontaktlöcher 14 ausgebildet.

Als nächstes wird, wie in Fig. 10 gezeigt ist, ein Resistmuster 15 ausgebildet, in dem ein Bitleitungskontaktloch 14 zum Ausbilden eines Emitters des bipola ren Transistors geöffnet ist. Danach wird zuerst ein intrinsischer Basisbereich 17 mit einer ausreichenden Dicke durch Ionenimplantation ausgebildet. Dann wird ein Emitter 5, der flacher als der intrinsische Basisbereich 17 ist, ausge bildet.

Danach werden Emitterelektroden 7 ausgebildet, wie in Fig. 11 ge zeigt ist.

Mit den zuvor beschriebenen Verfahrensabläufen wird der NMOS-Transistor Q1 durch den Sourcebereich (oder den Drainbereich) 11, den Drainbereich (oder den Sourcebereich) 16a, den Kanalbereich 2c und das Gate 3 gebildet. Zur selben Zeit wird der bipolare Transistor Q5 durch den Emitter 5, den in trinsischen Basisbereich 17, den Verbindungsbasisbereich 16b und den Kollek tor 2b gebildet.

Bei dem zuvor beschriebenen Herstellungsverfahren werden der Drainbereich (oder der Sourcebereich) 16a des Zugriffstransistors Q1 und der Verbindungs basisbereich 16b des bipolaren Transistors Q5 zur selben Zeit ausgebildet, wo bei sie sich die n-Typ Halbleiterschicht 16 teilen. Darum sind der Zugriffstran sistor Q1 und der bipolare Transistor Q5 innerhalb desselben Halbleitersubstra tes verbunden. Zusätzlich kann, da der Emitter 5 an dem Bitleitungskontaktab schnitt zur Ausbildung des bipolaren Transistors Q5 ausgebildet wird, der bipolare Transistor Q5 auf dem Siliziumsubstrat 1, verglichen mit der her kömmlichen Speicherzelle, ohne Erhöhung der Speicherzellenfläche ausgebildet werden.

Bei dem zuvor beschriebenen Herstellungsverfahren wird der Basisbereich 16b so ausgebildet, daß eine Verbindungsbasisstruktur vorhanden ist, und der in trinsische Basisbereich 17 wird bei dem in Fig. 10 gezeigten Verfahrensablauf so ausgebildet, daß eine ausreichende Dicke vor der Ausbildung des Emitters 5 vorhanden ist. Als eine Folge gibt es einen Vorteil dahingehend, daß die Fluk tuation der Eigenschaften des bipolaren Transistors Q5 minimiert ist. In Fig. 10 wird, wenn das Bitleitungskontaktloch zur Ausbildung des Emitters des bipola ren Transistors geöffnet wird, ein Überätzen ausgeführt, und die Ätzung des Siliziumsubstrates kann fluktuieren. Nichtsdestotrotz wird die Fluktuation der Eigenschaften des bipolaren Transistors Q5 aufgrund der Ausbildung der intrinsischen Basisschicht 17 klein.

Bei dem zuvor beschriebenen Herstellungsverfahren ist es, um eine Reduzie rung des Durchbruchsspielraums oder der Trennungsspannungseigenschaften des Zugriffstransistors Q1 zu verhindern, wünschenswert, daß Arsen (As), das einen kleinen Diffusionskoeffizienten aufweist, als der Hauptdotierstoff der n- Typ Halbleiterschicht 16, die den Drainbereich (oder den Sourcebereich) 16a enthält bzw. aufweist, implantiert wird. Es ist außerdem wünschenswert, daß Phosphor (P), das einen großen Diffusionskoeffizienten aufweist, als der Hauptdotierstoff des intrinsischen Basisbereiches 17 implantiert wird, was den Basisbereich fest sichern kann und den bipolaren Transistor Q5 stabil macht.

Zusätzlich können die Anforderungen für eine feine Struktur (d. h. eine Struk tur mit kleinen Abmessungen) des MOS-Transistors durch Reduzierung der Große der Speicherzelle erfüllt werden, indem Arsen (As) mit einem kleinen Diffusionskoeffizienten als der Hauptdotierstoff der n-Typ Halbleiterschicht 16, die den Drainbereich (oder den Sourcebereich) 16a enthält, implantiert wird.

Bei der Speicherzeile der Halbleiterspeichervorrichtung werden die minimale Transistorgatelänge und Trennungsbreite für eine hohe Integration verwendet. Aus diesem Grund ist es nützlich, daß der n^--Bereich 16, der als der Drainbe reich (oder der Sourcebereich) 16a des MOS-Transistors arbeitet, flacher ist und die Tiefe, z. B., so ausgebildet ist, daß sie nicht weniger als ungefähr 0,1 µm ist. Darum wird die Verbindungsbasis 16b des bipolaren Transistors in vergleichbarer Weise flach. Jedoch ist es, um die Fluktuation der Eigenschaften des bipolaren Transistors zu minimieren, wünschenswert, daß die Basisschicht eine benötigte bzw. geforderte Dicke aufweist. Aus diesem Grund wird eine intrinsische Basisschicht 17 ausgebildet. Darum sollte die intrinsische Basis schicht 17 tiefer als der Emitter 5 des bipolaren Transistors sein. Zum Beispiel, in dem Fall, in dem der Emitter 5 des bipolaren Transistors durch Implantation ausgebildet wird, wird die Emittertiefe ungefähr 0,1 bis 0,2 µm, so daß die intrinsische Basisschicht 17 tiefer als dieses gemacht wird. Darum wird, um sowohl die Anforderungen für eine hohe Integration der Speicherzelle als auch die Anforderungen für die Stabilität der Eigenschaften des bipolaren Tran sistors zu erfüllen, ein bipolarer Transistor mit einer Verbindungsbasisstruktur in der Speicherzelle ausgebildet.

Die Emitterelektrode 7 kann entweder aus einem Metall wie einer Aluminiumverbindung, Polysilizium oder einem Silizid ausgebildet werden. In dem Fall, in dem Polysilizium und ein Silizid zur Ausbildung der Emitter elektrode verwendet werden, kann der Emitter 5 des bipolaren Transistors durch Diffusion aus dem Polysilizium ausgebildet werden Während diese Ausführungsform unter Bezugnahme auf den Fall beschrieben worden ist, in dem der bipolare PNP-Typ Transistor und die Speicherzelle, die den NMOS-Transistor verwendet, ausgebildet werden, kann dasselbe in dem Fall gesagt werden, in dem ein bipolarer NPN-Typ Transistor und die Speicherzelle, die einen PMOS-Transistor verwendet, ausgebildet werden.

Als eine Modifikation des zuvor beschriebenen Herstellungsverfahren gibt es ein Herstellungsverfahren, bei dem die Ausbildung des n⁺-Sourcebereiches (oder des Drainbereiches) 11, der eine hohe Dotierstoffkonzentration aufweist, in dem Verfahrensablauf aus Fig. 7 nicht ausgeführt wird. Durch dieses Her stellungsverfahren kann eine Halbleiterspeichervorrichtung mit der in Fig. 3 gezeigten Struktur hergestellt werden. Da die übrigen Verfahrensabläufe, die andere als diese Verfahrensabläufe sind, identisch sind, wird hier eine detail lierte Beschreibung weggelassen.

Ausführungsform 6

Unter Bezugnahme auf die Fig. 12 bis 18 wird ein Verfahren zur Herstellung einer Halbleitervorrichtung gezeigt, die die in Fig. 2 gezeigte Struktur auf weist.

Anfänglich werden, wie in Fig. 12 gezeigt ist, ein p-Wannenbereich 2 für einen NMOS-Transistor und Isolier- bzw. Trennoxidschichten 8 in bzw. auf dem n- Typ Halbleitersubstrat 1 (oder dem n-Typ Wannenbereich 1) in der herkömm lichen Weise ausgebildet.

Danach werden, wie in Fig. 13 gezeigt ist, eine Gateoxidschicht 3a und eine Gateelektrode 3 eines MOS-Transistor in der herkömmlichen Weise ausgebil det. Als nächstes werden n^--Bereiche 4, die als ein Source/Drain-Bereich (S/D- Bereich) des NMOS-Transistors arbeiten, und ein Basisbereich eines bipolaren Transistors unter Verwendung eines Resistmusters 9 als Maske ausgebildet. Bei dieser Ausführungsform wird der n^--Bereich 4 so ausgebildet, daß er eine ausreichende Dicke derart aufweist, daß er als ein Basisbereich des bipolaren Transistors arbeitet bzw arbeiten kann.

Danach werden Seitenwände 3b des Gates 3 ausgebildet, wie in Fig. 14 gezeigt ist. Als nächstes wird der n⁺-Drainbereich (oder der Sourcebereich) 11 mit einer hohen Dotierstoffkonzentration unter Verwendung eines Resistmusters 10 als Maske ausgebildet.

Danach wird, wie in Fig. 15 gezeigt ist, ein p⁺-Kollektorkontaktbereich 13 (Wannenkontakt) an einem Kollektorherausziehabschnitt unter Verwendung eines Resistmusters 12 als Maske ausgebildet.

Dann werden, wie in Fig. 16 gezeigt ist, eine Zwischenschicht-Isolierschicht 6 und Bitleitungskontaktlöcher 14 ausgebildet.

Als nächstes wird, wie in Fig. 17 gezeigt ist, ein Resistmuster 15 ausgebildet, in dem ein Bitleitungskontaktloch 14 zur Ausbildung eines Emitters des bipo laren Transistors geöffnet bzw. freigelassen ist. Danach wird ein Emitter 5 des bipolaren Transistors durch Ionenimplantation ausgebildet. Der Emitter 5 wird flacher als der n^--Bereich 4 gemacht, so daß der verbleibende n^--Bereich 4b als ein Basisbereich des bipolaren Transistors arbeiten kann.

Danach werden die Emitterelektroden 7 ausgebildet, wie in Fig. 18 gezeigt ist.

Mit den zuvor beschriebenen Verfahrensabläufen wird der NMOS-Transistor Q1 durch den Sourcebereich (oder den Drainbereich) 11, den Drainbereich (oder den Sourcebereich) 4a, den Kanalbereich 2c und das Gate 3 gebildet. Zur selben Zeit wird der bipolare Transistor Q5 durch den Emitter 5, die Basis 4b und den Kollektor 2b gebildet.

Bei dem zuvor beschriebenen Herstellungsverfahren werden der Drainbereich (oder der Sourcebereich) 4a des Zugriffstransistors Q1 und der Basisbereich 4b des bipolaren Transistors Q5 zur selben Zeit ausgebildet, wobei sie sich die n- Typ Halbleiterschicht 4 teilen. Darum sind der Zugriffstransistor Q1 und der bipolare Transistor Q5 innerhalb desselben Halbleitersubstrates verbunden Zu sätzlich kann, da der Emitter 5 an dem Bitleitungskontaktabschnitt zur Ausbil dung des bipolaren Transistors Q5 ausgebildet wird, der bipolare Transistor Q5 auf bzw. in dem Siliziumsubstrat 1, verglichen mit der herkömmlichen Speicherzelle, ohne Erhöhung der Speicherzellenfläche ausgebildet werden.

Zusätzlich resultiert, bei dem zuvor beschriebenen Herstellungsverfahren, da der Drainbereich (oder der Sourcebereich) 4a des NMOS-Transistors Q1 und der Basisbereich 4b des bipolaren Transistors Q5 sich die n-Typ Halb leiterschicht 4 teilen, dieses Verfahren in einer Reduzierung der Herstellungs kosten ohne Erhöhung der Anzahl der Herstellungsverfahrensabläufe.

Bei dem zuvor beschriebenen Herstellungsverfahren wird der n-Typ Halbleiter bereich 4 außerdem als die Basis 4b des bipolaren Transistors verwendet. Darum kann in dem Fall, in dem Phosphor (P) mit einem großen Diffusions koeffizienten verwendet wird, der Basisbereich 4b des bipolaren Transistors Q5 fest gesichert werden, und der Verfahrensspielraum wird größer, verglichen mit dem Fall, in dem Arsen (As) mit einem kleinen Diffusionskoeffizienten verwen det wird.

Außerdem kann die Emitterelektrode 7 entweder aus einem Metall wie einer Aluminiumverbindung, Polysilizium oder einem Silizid ausgebildet werden. In dem Fall, in dem Polysilizium und ein Silizid zur Ausbildung der Emitterherausziehelektrode verwendet werden, kann der Emitter 5 des bipo laren Transistors durch Diffusion aus dem Polysilizium oder dem Silizid aus gebildet werden.

Wahrend diese Ausführungsform unter Bezugnahme auf den Fall beschrieben worden ist, in dem der bipolare PNP-Typ Transistor und die Speicherzelle, die den NMOS-Transistor verwendet, ausgebildet werden, kann dasselbe in dem Fall gesagt werden, in dem ein bipolarer NPN-Typ Transistor und die Speicherzelle, die einen PMOS-Transistor verwendet, ausgebildet werden.

Als eine Modifikation des zuvor erwähnten Herstellungsverfahrens gibt es ein Herstellungsverfahren, bei dem die Ausbildung des n⁺-Sourcebereiches (oder des Drainbereiches) 11, der eine hohe Dotierstoffkonzentration aufweist, in dem Verfahrensablauf aus Fig. 14 nicht ausgeführt wird. Durch dieses Herstel lungsverfahren kann eine Halbleiterspeichervorrichtung mit der in Fig. 4 ge zeigten Struktur hergestellt werden. Da die Verfahrensabläufe, die andere als dieser Verfahrensablauf sind, identisch sind, wird hier eine detaillierte Be schreibung weggelassen.

Ausführungsform 7

Es wird eine Beschreibung eines Verfahrens zur Herstellung einer Halbleiter speichervorrichtung nach einer siebten Ausführungsform der vorliegenden Er findung gegeben. Die Fig. 19 bis 24 zeigen das Herstellungsverfahren der siebten Ausführungsform in dem Fall, in dem eine Halbleiterspeichervorrich tung unter Anwendung eines CMOS-Verfahrens hergestellt wird. Diese Ausfüh rungsform bezieht sich auf ein Herstellungsverfahren in dem Fall, in dem ein PMOS-Transistor in einer peripheren Schaltung gleichzeitig mit der Herstel lung des NMOS-Transistors in dem Speicherabschnitt, die in den Fig. 5 bis 11 oder den Fig. 12 bis 18 gezeigt ist, hergestellt wird.

Zuerst werden, wie in Fig. 19 gezeigt ist, parallel mit dem Herstellungsver fahrensablauf des NMOS-Transistors aus Fig. 5, ein n-Wannenbereich 19 für einen PMOS-Transistor und Isolier- bzw. Trennoxidschichten 8 auf bzw. in einem n-Typ Halbleitersubstrat 1 in der herkömmlichen Weise ausgebildet.

Dann werden, parallel mit dem Herstellungsverfahrensablauf des NMOS-Tran sistors aus Fig. 6, eine Gateoxidschicht 3a und, eine Gateelektrode 3 und Seitenwände 3b ausgebildet.

Als nächstes wird, wie in Fig. 20 gezeigt ist, parallel zu dem Herstellungsver fahrensablauf des NMOS-Transistors aus Fig. 7, ein Wannenkontaktbereich 11' gleichzeitig mit der Ausbildung des n⁺-Sourcebereiches (oder des Drain bereiches) 11 aus Fig. 7 durch Verwendung eines gemeinsamen Resistmusters 10 als Maske ausgebildet.

Danach werden, wie in Fig. 21 gezeigt ist, parallel mit dem Herstellungsver fahrensablauf des NMOS-Transistors aus Fig. 8, p⁺-Source/Drain-Bereiche 13' gleichzeitig mit der Ausbildung des Kollektorkontaktbereiches 13 aus Fig. 8 durch Verwenden eines gemeinsamen Resistmusters 12 als Maske ausgebildet.

Danach wird, wie in Fig. 22 gezeigt ist, parallel mit dem Herstellungsver fahrensablauf des NMOS-Transistors aus Fig. 9, eine gemeinsame Zwischen schicht-Isolierschicht 16 ausgebildet, und dann werden Source/Drain-Kontakt löcher 14' gleichzeitig mit der Ausbildung der Bitleitungskontaktlöcher 14 aus Fig. 9 ausgebildet.

Danach wird, wie in Fig. 23 gezeigt ist, parallel mit dem Herstellungsver fahrensablauf des NMOS-Transistors auf Fig. 10, ein gemeinsames Resist muster 15 ausgebildet, in dem die Source/Drain-Kontaktlöcher 14' geöffnet sind. Dann werden p⁺-Kontaktbereiche 20 gleichzeitig mit der Ausbildung des Emitters 5 aus Fig. 10 durch Ionenimplantation ausgebildet. In dem Speicher zellenabschnitt ist das Resistmuster 15 ein Muster zum Ausführen der Implan tation des Emitters des bipolaren Transistors, und in dem peripheren Abschnitt ist das Resistmuster 15 ein Muster zum Ausführen der p⁺-SAC-Implantation des PMOS-Transistors (Implantation zur Ausbildung eines Ohmsches Kontak tes). Derart wird das Resistmuster 15 sowohl zur Ausbildung des bipolaren Transistors als auch des PMOS-Transistors verwendet.

Zu diesem Zeitpunkt wird in dem Kontaktbereich 20 des PMOS-Transistors der peripheren Schaltung, die in Fig. 23 gezeigt ist, eine Dotierstoffimplantation derselben Menge wie die des Dotierstoffes, der in den Emitter 5 des bipolaren Transistors des Speicherabschnittes, der in den Fig. 10 oder 17 gezeigt ist, implantiert wird, für den p⁺-Sourcebereich und den Drainbereich 13' ausge führt. Als ein Ergebnis ist die Dotierstoffkonzentration des Kontaktbereiches 20 des PMOS-Transistors die Summe der Dotierungskonzentration des Emitters 5 des bipolaren Transistors in dem Speicherabschnitt und der Dotier stoffkonzentration des p⁺-Source/Drain-Bereiches 13' des PMOS-Transistors.

Danach werden, wie in Fig. 24 gezeigt ist, parallel zu dem Herstellungsver fahrensablauf des NMOS-Transistors auf Fig. 11, Source/Drain-Elektroden 7' gleichzeitig mit der Ausbildung der Herausziehelektroden 7 aus Fig. 11 aus gebildet.

Durch das zuvor beschriebene Herstellungsverfahren wird der PMOS-Tran sistor in dem peripheren Schaltungsabschnitt parallel zu der Ausbildung des NMOS-Transistors Q1 und des bipolaren Transistors Q5 in dem Speicherzellen abschnitt ausgebildet.

Wie oben beschrieben worden ist, kann die Implantation des Emitters 5 für die Ausbildung des bipolaren Transistors in dem Speicherzellenabschnitt ebenfalls für die Implantation des selbstausrichtenden Kontaktes (SAC) des PMOS- Transistors in dem peripheren Schaltungsabschnitt verwendet werden. Darum resultiert die vorliegende Ausführungsform in einer Reduzierung der Herstel lungskosten ohne Erhöhung der Anzahl der Verfahrensabläufe bzw. -schritte.

Wie in dem Fall der Emitterelektrode 7 aus Fig. 11 (oder Fig. 18) können die Source/Drain-Elektroden 7' aus Fig. 24 entweder aus einem Metall wie einer Aluminiumverbindung, Polysilizium oder Silizid ausgebildet werden. In dem Fall, in dem Polysilizium oder Silizid zur Ausbildung der Source/Drain- Elektroden 7' verwendet werden, kann der Kontaktbereich 20 durch Diffusion aus dem Polysilizium oder dem Silizid ausgebildet werden.

Wahrend die siebte Ausführungsform unter Bezugnahme auf den Fall beschrie ben worden ist, in dem der PMOS-Transistor in dem peripheren Schaltungs abschnitt gleichzeitig mit der Ausbildung des bipolaren PNP-Typ Transistors und des NMOS-Transistors in dem Speicherzellenabschnitt ausgebildet wird, kann dasselbe in dem Fall gesagt werden, in dem ein NMOS-Transistor in dem peripheren Schaltungsabschnitt gleichzeitig mit der Ausbildung eines bipolaren NPN-Typ Transistors und eines PMOS-Transistors in dem Speicherzellen abschnitt ausgebildet wird.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird, wie oben beschrieben worden ist, eine Halbleiterspeichervorrichtung erhalten, bei der eine Halbleiterdotierungsschicht durch sowohl einen Source/Drain-Bereich eines MOS-Transistors als auch einen Basisbereich eines bipolaren Transistors in dem Halbleiterspeicherabschnitt geteilt wird, und in der ein bipolarer Tran sistor mit einem Emitter an einem Kontaktloch für einen Source/Drain-Bereich ausgebildet wird. Zusätzlich resultiert diese Anordnung in einer Reduzierung der Herstellungskosten ohne Erhöhung der Anzahl der Verfahrensabläufe.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung erhalten, bei der ein Source/Drain-Bereich eines MOS-Transistors und ein Verbindungsbasisbereich eines bipolaren Transistors in derselben Halbeiterdotierungsschicht ausgebildet werden, und bei der der bipolare Transistor einen intrinsischen Basisbereich aufweist. Mit dieser An ordnung können die Eigenschaften des bipolaren Transistors stabilisiert wer den.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung erhalten, bei der ein Source/Drain-Bereich eines MOS-Transistors flach bzw. schmal gemacht ist, und der intrinsische Basisbe reich eines bipolaren Transistors ist tiefer als der Source/Drain-Bereich des MOS-Transistors gemacht. Mit dieser Anordnung werden die Eigenschaften des bipolaren Transistors stabil.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung erhalten, bei der ein MOS-Transistor als ein Zugriffstransistor einer SRAM-Zelle ausgebildet und ein bipolarer Transistor an einem Bitleitungskontaktloch des MOS-Transistors ausgebildet wird. Diese Anordnung kann eine Halbleiterspeichervorrichtung bereitstellen, bei der ein bipolarer Transistor innerhalb der Speicherzelle eines Halbleiterspeichers ohne Erhöhung der Fläche ausgebildet wird.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung erhalten, bei der ein Source/Drain-Bereich eines MOS-Transistors vom n^--Typ und der andere von n⁺-Typ ist. Damit können die Anforderungen an eine feine Struktur des MOS-Transistors erfüllt werden.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung erhalten, bei der beide Source/Drain-Bereiche eines MOS-Transistors vom n^--Typ sind. Damit können die Anforderungen an eine feine Struktur des MOS-Transistors erfüllt werden.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung erhalten, bei der die Source/Drain-Bereiche eines MOS-Transistors und ein Basisbereich eines bipolaren Transistors beide vom n^--Typ mit Phosphor als einem Hauptdotierstoff sind. Mit dieser Anordnung können die Herstellungskosten ohne Erhöhung der Anzahl der Verfahrensab läufe reduziert werden.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung erhalten, bei der ein Hauptdotierstoff, der den Source/Drain-Bereichen eines MOS-Transistors und eines Verbindungsbasis bereiches eines bipolaren Transistors gemeinsam ist, unterschiedlich von dem jenigen eines intrinsischen Basisbereiches des bipolaren Transistors ist, so daß die Eigenschaften der Halbleiterspeichervorrichtung stabil werden. Mit dieser Anordnung können die Anforderungen an eine feine Struktur des MOS-Tran sistors erfüllt werden.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung erhalten, bei der ein Hauptdotierstoff, der den Source/Drain-Bereichen eines MOS-Transistors und einem Verbindungsbasis bereich eines bipolaren Transistors gemeinsam ist, Arsen ist, und ein Haupt dotierstoff eines intrinsischen Basisbereiches des bipolaren Transistors Phos phor ist. Mit dieser Anordnung können die Anforderungen an eine feine Struktur des MOS-Transistors erfüllt werden.

Entsprechend den Ausführungsformen der vorliegenden Erfindung wird in dem Fall, in dem ein CMOS-Verfahren angewandt wird, auch wenn eine Emitter implantation zur Ausbildung eines bipolaren Transistors in einem Speicher abschnitt, der einen MOS-Transistor eines Leitungstyps enthält, ausgeführt wird, eine Dotierstoffimplantation gleichzeitig zur Ausbildung eines MOS- Transistors des anderen Leitungstyps in einem peripheren Abschnitt ausgeführt. Beide Implantationen können unter Verwendung einer gemeinsamen Resistschicht ausgeführt werden. Als eine Folge können die Herstellungskosten ohne Erhöhung der Anzahl der Verfahrenabläufe reduziert werden.

Zahlreiche zusätzliche Modifikationen und Variationen der vorliegenden Erfin dung sind im Lichte der obigen Lehren möglich. Die vorliegende Erfindung kann anders, als es speziell bei den obigen Ausführungsformen beschrieben wurde, ausgeführt werden, wie daraus ohne weiteres zu verstehen ist.

Claims

1. SRAM-Halbleiterspeichervorrichtung mit
einem MOS-Transistor (Q1), der Source/Drain-Bereiche (11, 16a, 16, 4, 4a) eines ersten Lei tungstyps, die einander über einen Kanalbereich (2c), der an einer Hauptoberfläche eines Halbleiterbereiches (2) eines zweiten Leitungstyps in einem Halbleiterspeicher abschnitt (A) ausgebildet ist, gegenüberliegend angeordnet sind, aufweist und ein Zu griffstransistor einer SRAM-Zelle ist, und
einem ersten Dotierungsbereich (5) des zweiten Leitungstyps an einem Kontaktloch für einen der Source/Drain-Bereiche (16a, 4a) und einem zweiten Dotierungsbereich (16b, 4b) des ersten Leitungstyps in einem Bereich, der dem Source/Drain-Bereich (16a, 4a) gemeinsam ist, dadurch gekennzeichnet,
daß der erste Dotierungsbereich an dem Bitleitungskontaktloch des Zugriffstransistors ausgebildet ist, und
daß ein bipolarer Transistor (Q5) gebildet wird durch den ersten Dotierungsbereich als Emitterbereich (5), den zweiten Dotierungsbereich als Basisbereich (17, 4b) und einen Kollektorbereich (2b), der durch den Halbleiterbereich (2) gebildet wird.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der ein intrinsischer Basisbereich (17) zwischen dem Emitterbereich (5) und dem Kollektorbereich (2b) des bipolaren Transistors (Q5) angeordnet ist und der intrinsische Basisbereich (17) tiefer als der Basisbereich (16b, 4b) ausgebildet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der einer der Source/Drain- Bereiche (16a) flach ausgebildet ist und der intrinsische Basisbereich (17) tiefer als der Source/Drain-Bereich (16a) ausgebildet ist (Fig. 1, 3).

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, bei der ein Hauptdotierstoff, der den Source/Drain-Bereichen (16a, 16, 4, 4a) des MOS- Transistors und dem Verbindungsbasisbereich (16b) des bipolaren Transistors (Q5) gemeinsam ist, unterschiedlich von demjenigen des intrinsischen Basis bereiches (17) des bipolaren Transistors (Q5) ist.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 4, bei der ein Hauptdotierstoff, der den Source/Drain-Bereichen (16a, 16, 4, 4a) des MOS- Transistors und dem Verbindungsbasisbereich (16b) des bipolaren Transistors (Q5) gemeinsam ist, Arsen ist, und ein Hauptdotierstoff des intrinsischen Basisbereiches (17) des bipolaren Transistors (Q5) Phosphor ist.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, bei der der Halbleiterbereich (2) von einem p-Typ ist, einer der Source/Drain-Bereiche (16a, 4a)) von einem n^--Typ ist, und der andere der Source/Drain-Bereich (11) von einem n⁺-Typ ist (Fig. 1, 2).

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, bei der der Halbleiterbereich (2) von einem p-Typ ist, und beide Source/Drain-Bereiche (16, 16a, 4a) von einem n^--Typ sind (Fig. 3, 4).

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, bei der der Halbleiterbereich (2) von einem p-Typ ist, und einer der Source/Drain-Bereiche (16, 16a) und der Basisbereich (16b) von einem n^--Typ mit Phosphor als einem Hauptdotierstoff sind. (Fig. 3)

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, bei der der Emitterbereich (5) des bipolaren Transistors (Q5) gleichzeitig mit der Ausbildung einer Kontaktschicht (20) für einen Source/Drain-Bereich eines anderen MOS-Transistors eines Leitungstyps, der dem des MOS-Transistors (Q1) entgegengesetzt ist, ausgebildet wird.

10. Halbleiterspeichervorrichtung nach Anspruch 9, bei der die Summe der Dotierstoffkonzentration des Emitterbereiches (5) des bipolaren Transistors (Q5) und der Dotierstoffkonzentration des Source/Drain-Bereiches (13') des anderen MOS- Transistors im wesentlichen gleich der Dotierstoffkonzentration der Kontaktschicht (20) des Source/Drain-Bereiches des anderen MOS-Transistors ist.

11. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 10 mit den Schritten:
Ausbilden des MOS-Transistors (Q1) durch Ausbilden des Kanalbereiches (2c) an einer Hauptoberfläche des Halbleiterbereiches (2) in einem Halbleiterspeicherabschnitt und durch Ausbilden der einander über den Kanalbereich (2c) gegenüberliegenden Source/- Drain-Bereiche (16), und
Ausbilden des bipolaren Transistors (Q5) durch Ausbilden des Emitterbereiches (5) an dem Kontaktloch für den Source/Drain-Bereich (16a) und durch Ausbilden des Basisbe reiches (16b), der durch einen Bereich gebildet wird,
der dem Source/Drain-Bereich (16a) gemeinsam ist.

12. Verfahren nach Anspruch 11, bei dem ein intrinsischer Basisbereich (17) des weiteren an dem Kontaktloch für den Source/ Drain-Bereich (16a) ausgebildet und der Emitterbereich (5) flacher als der intrinsische Basisbereich (17) ausgebildet wird.

13. Verfahren nach Anspruch 12, bei dem der Source/Drain-Bereich (16a) flach ausgebildet wird und der intrinsische Basisbereich (17) tiefer als der Source/Drain-Bereich (16a) ausgebildet wird.

14. Verfahren nach Anspruch 12 oder 13, bei dem ein Hauptdotierstoff, der unterschiedlich von einem Hauptdotierstoff, der den Source/ Drain-Bereichen (16a) und dem Verbindungsbasisbereich (16b) gemeinsam ist, in den intrinsischen Basisbereich (17) implantiert wird.

15. Verfahren nach einem der Ansprüche 11 bis 14, bei dem Arsen als ein Hauptdotierstoff, der den beiden Source/Drain-Bereichen (16a) des MOS- Transistors (Q1) und dem Basisbereich (16b) des bipolaren Transistors (Q5) gemeinsam ist, implantiert und Phospor als ein Hauptdotierstoff des intrinsischen Basisbereiches (17) des bipolaren Transistors (Q5) implantiert wird.

16. Verfahren nach einem der Ansprüche 11 bis 15, bei dem der Halbleiterbereich (2) von einem p-Typ ist und ein Source/Drain-Bereich (16a) des MOS-Transistors von einem n^--Typ und der andere Souce/Drain-Bereich (11) des MOS- Transistors (Q1) von einem n⁺-Typ ist.

17. Verfahren nach einem der Ansprüche 11 bis 15, bei dem der Halbleiterbereich (2) von einem p-Typ ist und beide Source/Drain-Bereiche (16, 16a) des MOS-Transistors von einem n^--Typ sind.

18. Verfahren nach einem der Ansprüche 11 bis 17, bei dem der Emitterbereich (5) des bipolaren Transistors (Q5) gleichzeitig mit der Ausbildung einer Kontaktschicht (20) für einen Source/Drain-Bereich (13') eines anderen MOS- Transistors eines Leitungstyps, der demjenigen des MOS-Transistors entgegengesetzt ist, ausgebildet wird.