DE68910169T2 - Verfahren zur Herstellung einer auf einem N-Typ-Substrat integrierten Schaltung, umfassend vertikale PNP- und NPN-Transistoren, die voneinander isoliert sind. - Google Patents

Verfahren zur Herstellung einer auf einem N-Typ-Substrat integrierten Schaltung, umfassend vertikale PNP- und NPN-Transistoren, die voneinander isoliert sind.

Info

Publication number
DE68910169T2
DE68910169T2 DE89201041T DE68910169T DE68910169T2 DE 68910169 T2 DE68910169 T2 DE 68910169T2 DE 89201041 T DE89201041 T DE 89201041T DE 68910169 T DE68910169 T DE 68910169T DE 68910169 T2 DE68910169 T2 DE 68910169T2
Authority
DE
Germany
Prior art keywords
zone
conducting
zones
collector
diffused
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE89201041T
Other languages
English (en)
Other versions
DE68910169D1 (de
Inventor
Salvatore Musumeci
Raffaele Zambrano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SRL filed Critical SGS Thomson Microelectronics SRL
Application granted granted Critical
Publication of DE68910169D1 publication Critical patent/DE68910169D1/de
Publication of DE68910169T2 publication Critical patent/DE68910169T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

  • Die vorliegende Erfindung betrifft ein Verfahren, um auf einem n-leitenden Substrat eine integrierte Schaltung gemäß dem Patentanspruch 1 herzustellen, die voneinander isolierte pnp- und npn-Transistoren mit vertikalem Stromfluß enthält.
  • Bei einem allgemein bekannten Verfahren zur Herstellung integrierter Schaltungen der oben erwähnten Art werden auf einem p-leitenden Substrat n+-leitende Zonen diffundiert, von denen einige als innere Kollektorzonen der npn-Transistoren und andere als innere Isolierzonen für die pnp-Transistoren verwendet werden. Dann werden durch Diffusion p-leitende Zonen geschaffen, von denen einige über den vorstehend erwähnten, die pnp-Transistoren isolierenden inneren Zonen liegen und zur Bildung der inneren Kollektorzonen der Transistoren bestimmt sind und andere direkt auf dem Substrat hergestellt und zur Bildung von Isolierzonen verwendet werden. Anschließend wird eine n-leitende Epitaxialschicht aufwachsen gelassen, Isolierzonen werden festgelegt, Basis- und Emitterzonen werden durch Diffusion hergestellt, Kontakte werden offengelegt, und die zugehörigen Zonen werden metallisiert, alles entsprechend den in Fig. 1 dargestellten Stufen.
  • Zur Überwindung des Durchgriffproblems für die pnp-Transistoren, welches entsteht, wenn die Konzentration an Störstoffen im Kollektor höher ist als die Konzentration in der Basis, ist es ratsam, die Dotierungsmittelkonzentration der Basis zu erhöhen; zu diesem Zweck wird vor der Diffusion der Emitterzonen der pnp-Transistoren eine n+-leitende Zone implantiert, so daß eine Struktur entsteht, wie sie in der Fig. 2 dargestellt ist.
  • Derart erhaltene pnp-Transistoren haben jedoch einen niedrigen Wirkungsgrad hinsichtlich der Stromführung (wegen des hohen spezifischen Widerstandes der Basis), hinsichtlich des Frequenzverhaltens (die Basis ist zu dick) und hinsichtlich der Sättigungsspannungen (wegen des hohen Serienwiderstandes des Kollektors).
  • Andere Verfahren, von denen Beispiele in der EP-A-0093304 und in Tech. Dig. 1980 IEEE, Seite 65 offenbart sind (vgl. die in Fig. 3 gezeigten Stufen) tragen mit Hilfe dreifach diffundierter Strukturen zu Verbesserungen bei. Trotzdem sind auch bei diesen Strukturen noch einige Nachteile vorhanden, wie z.B.
  • - hoher Kollektor-Serienwiderstand für die pnp-Transistoren;
  • - die Dicke der Kollektorzone mit geringer Dotierungskonzentration ist erwiesenermaßen in npn-Transistoren größer als in pnp-Transistoren;
  • - das Verfahren dauert merklich länger und ist teurer.
  • Auch andere Verfahren, von denen Beispiele in der GB-A-1 193 692 und in der JP-A-59/194465 offenbart sind, tragen zu Verbesserungen bei, behalten aber einige Nachteile infolge des großen Unterschiedes zwischen pnp- und npn-Transistoren hinsichtlich der Dicke des schwach konzentrierten Kollektors.
  • Die vorliegende Erfindung ermöglicht es, diese Nachteile zu überwinden, weil mit ihr pnp- und npn-Transistoren geschaffen werden, die verminderte Kollektor-Serienwiderstände und schwach konzentrierte Kollektoren praktisch gleicher Dicke haben, womit ein ausgezeichnetes dynamisches Verhalten sichergestellt wird, ohne auf maximale Betriebsspannung zu verzichten.
  • Dies alles wird durch das im nachstehenden Patentanspruch 1 beschriebene Verfahren erreicht.
  • Die Merkmale des erfindungsgemäßen Verfahrens gehen deutlicher aus der nachfolgenden Beschreibung und den beigefügten Zeichnungen hervor, die ein nicht als Einschränkung zu verstehendes Beispiel der Erfindung darstellen und worin die verschiedenen Figuren schematisch folgendes zeigen:
  • Figuren 4, 5, 6, 7, 8 die Struktur, wie sie während der verschiedenen Stufen des Verfahrens erscheint;
  • Fig.9 Profile von Stoffkonzentrationen längs eines Schnittes durch die npn- bzw. pnp-Transistoren, die durch das in den Figuren 5 bis 8 veranschaulichte Verfahren erhalten worden sind.
  • Wie in der Fig.4 dargestellt, werden auf einem n-leitenden einkristallinen Siliziumsubstrat 1 zwei p+-leitende Zonen 2 und 3 in der normalen Weise hergestellt, welche die horizontale Isolierzone für den npn-Transistor bzw. die niederohmige Kollektorzone für den pnp-Transistor bilden. Innerhalb der Zone 2 wird dann eine n+-Zone 4 gebildet, die als niederohmige Kollektorzone für den npn-Transistor dient.
  • Anschließend wird, wie Fig.5 gezeigt, eine n-leitende Epitaxialschicht 5 aufwaschsen gelassen, deren Leitfähigkeit vom gleichen Typ wie diejenige des Substrates ist.
  • Dann werden p+-leitende Zonen 6, 7, 8 und 9 diffundiert, bis sie an die Zonen 2 und 3 heranreichen (Fig. 6). Man erkennt, daß die Zonen 2, 6 und 7 zusammengenommen eine n-leitende Zone 10 vollständig umschließen, innerhalb derer dann die Basis- und Emitterzonen des npn-Transistors eindiffundiert werden, während die Zonen 3, 8 und 9 alle miteinander als Kollektorzone für den pnp-Transistor wirken.
  • Innerhalb der n-leitenden Zone 11 wird eine p-leitende Zone 12 diffundiert, um als eine schwach konzentrierte Kollektorzone für den pnp-Transistor zu wirken. Die Basis dieses Transistors wird durch bekannte Methoden gebildet und liegt innerhalb der Zone 12: sie ist eine n-leitende Zone und ist mit der Bezugszahl 13 bezeichnet, vgl. Fig.7. Anschließend werden p+- leitende Zonen 14 und 15 hergestellt, welche die Basis des npn-Transistors bzw. den Emitter des pnp-Transistors bilden, wobei die Zone 14 in einer Weise realisiert wird, die sicherstellt, daß der schwach konzentrierte Kollektor des npn- Transistors eine Dicke bekommt (siehe die Dicke s1 in Fig. 8), die praktisch gleich der Dicke des schwach konzentrierten Kollektors des pnp-Transistors ist (siehe die Dicke s2 in derselben Figur).
  • Hiernach werden die vier Zonen 16, 17, 18, 19 diffundiert, die den Emitter des npn-Transistors bzw. die Anreicherungsgebiete für die Bildung der Kontaktzonen des Kollektors des npn- Transistors bzw. der Basis des pnp-Transistors bzw. des n- leitenden Isolierbereichs darstellen, der durch die Zonen 1 und 5 gemeinsam gebildet wird (Fig.8).
  • Natürlich muß die n-leitende Isolierzone an denjenigen Punkt angeschlossen werden, der das höchste Potential von allen in der Anordnung vorhandenen Potentialen hat, damit die verschiedenen Komponenten elektrisch voneinander isoliert sind.
  • Schließlich werden die Kontaktbereiche festgelegt und der durchgeführte Metallisierungsprozeß garantiert dann die Verbindungen zwischen den verschiedenen Komponenten der integrierten Schaltung.
  • Die Fig.9 zeigt einige typische Profile der Dotierungskonzentration entlang einem Schnitt durch die mit dem erfindungsgemäßen Verfahren hergestellten npn- und pnp-Transistoren: die Profile stellen den Logarithmus der Konzentration c (Atome/cm³) des Dotierstoffes in Relation zur Tiefe p einiger Punkte des Schnittes dar (die verschiedenen Zonen, die vom Schnitt berührt werden, sind auf der Abszisse angezeigt).
  • Nachstehend sei erläutert, wie die Erfindung ihre Zwecke erreicht.
  • Wie erwähnt, führen die vorbekannten Verfahren dazu, daß die Dicke schwach konzentrierter Kollektoren bei den beiden Transistortypen sehr unterschiedlich ist: speziell bei dem npn-Transistor ist diese Dicke immer höher. Dies bedeutet, daß die maximale Betriebsspannung durch den pnp-Transistor festgelegt wird und daß die Stromführung des npn-Transistors, die umgekehrt proportional zum Quadrat der Dicke des Kollektors ist, infolgedessen benachteiligt wird. In ähnlicher Weise wird auch der Kollektorserienwiderstand erhöht.
  • Das Verfahren nach der Erfindung stellt sicher, daß die Dicke (s1) des schwach konzentrierten Kollektors des npn-Transistors praktisch gleich der schwach konzentrierten Dicke (s2) des pnp-Transistors ist, wenn nachstehende Bedingungen erfüllt werden:
  • 1) die Diffusion der p+-leitenden inneren Schicht (2) findet vor der Diffusion der n+-leitenden inneren Schicht (4) statt;
  • 2) die Dotierstoffkonzentration an der Oberfläche der n+- leitenden inneren Schicht (4) ist größer als diejenige der inneren Schicht (2) des entgegengesetzten Leitungstyps.
  • Die erste dieser beiden Bedingungen erfordert das Vorhandensein einer beträchtlichen Menge an Dotierstoff in der Isolierzone 2, was hohe Durchgreifspannungen für diese Schicht sicherstellt.
  • Die zweitgenannte Bedingung ist notwendig, um die oben genannten Dicken gleich zu machen. Bor (Dotierstoff des p-Typs) ist in der Tat dafür bekannt, daß es eine höhere Diffusionsfähigkeit als Arsen oder Antimon hat (die Dotierstoffe des n-Typs, die zur Herstellung der Zone 4 verwendet werden können); infolgedessen erzeugen gleiche Oberflächenkonzentrationen unterschiedliches Ausdiffundieren. Die Oberflächenkonzentration der Schicht 2 muß also niedriger sein als diejenige der Schicht 4 (bei dem in Fig. 5 gezeigten Stadium).
  • Es wäre möglich, diesen Unterschied in der Oberflächenkonzentration dadurch zu erhalten, daß man verschiedene Mengen an Dotierstoff implantiert (z.B. 5.10¹³ Atome/cm² an Bor und 10¹&sup5; Atome/cm² an Antimon), jedoch würde dies dazu führen, daß die p+-leitende innere Schicht einen ziemlich hohen spezifischen Widerstand bekommt. Es ist daher vorzuziehen, bei dem Verfahren gemäß der Erfindung so vorzugehen, daß man vergleichbare Mengen an Dotierstoff implantiert (z.B. 5.10¹&sup4; Atome/cm² an Bor und 10¹&sup5; Atome/cm² an Antimon), jeweils gefolgt von unterschiedlichen Diffusionszyklen für die beiden Schichten (eine lange, bei hoher Temperatur durchgeführte Diffusion für das Bor, eine kürzere, bei niedrigerer Temperatur durchgeführte Diffusion für das Antimon), um auf diese Weise unterschiedliche Tiefen der Übergänge zu erhalten.
  • Schließlich sei erwähnt, daß die Werte des Flächenwiderstandes in den Zonen 3 und 4 trotz merklicher Unterschiede in den Spitzenkonzentrationen sehr ähnlich sind, wobei daran erinnert sei, daß der Flächenwiderstand Rs direkt proportional zum spezifischen Widerstand "r" des Materials sind umgekehrt proportional zur Tiefe Xj der Übergangszone ist und auch daß in der n+-leitenden inneren Schicht die Werte "r" des spezifischen Widerstandes des Materials geringer sind, daß aber die Tiefe Xj der Übergangszone in der p+-leitenden inneren Schicht wegen der langen Diffusionszeiten, die hierbei angewandt worden sind, größer ist.

Claims (2)

1. Verfahren, um auf einem Substrat aus n-leitendem Halbleitermaterial eine integrierte Schaltung herzustellen, die voneinander isolierte pnp- und npn-Transistoren mit vertikalem Stromfluß enthält, mit folgenden Schritten:
- auf dem n-leitenden Substrat werden p+-leitende Zonen diffundiert, welche die horizontalen Isolierzonen (2) des npn-Transistors bzw. die niederohmige Kollektorzone (3) des pnp-Transistors bilden; - innerhalb der npn-Isolierzone (2) wird eine n+-leitende Zone (4) hoher Konzentration diffundiert, die als niederohmige Kollektorzone für den npn-Transistor wirkt;
- anschließend wird über der gesamten Oberfläche der Anordnung eine n-leitende Epitaxialschicht (5) gezüchtet;
- anschließend werden erste p+-leitende Zonen (6, 7) diffundiert, bis sie an die Isolierzone (2) heranreichen, um so eine erste innere n-leitende Zone (10) festzulegen, die als die schwach konzentrierte Kollektorzone (10) des npn-Transistors wirkt und zweite p+-leitende Zone (8, 9) werden diffundiert, bis sie an die niederohmige Kollektorzone (3) heranreichen, um so eine zweite innere n-leitende Zone (11) festzulegen, wobei die ersten p+-Zonen (6,7) und die Isolierzone (2) gemeinsam als eine Isolierzone für den npn-Transistor wirken und wobei die zweiten p+-Zonen (8, 9) und die niederohmige Kollektorzone (3) gemeinsam als Kollektorzone für den pnp-Transistor wirken;
- innerhalb der zweiten inneren n-leitenden Zone (11) wird eine p-leitende Zone (12) diffundiert, um als schwach konzentrierte Kollektorzone für den pnp-Transistor zu wirken;
- innerhalb der p-leitenden Zone (12) wird eine n-leitende Zone diffundiert, um als Basis (13) des pnp-Transistors zu wirken;
- innerhalb der ersten inneren n-leitenden Zone (10) und der Basis (13) des pnp-Transistors werden p-leitende Zonen diffundiert, um als Basis (14) des npn-Transistors und als Emitter (15) des pnp-Transistors zu wirken;
- innerhalb der Basis (14) des npn-Transistors wird eine n- leitende Zone diffundiert, um als Emitter (16) des npn- Transistors zu wirken,
wobei die Diffusionen der Isolierzone (2) und der n+-leitenden Zone (4) so durchgeführt werden, daß die Isolierzone (2) eine geringere Oberflächenkonzentration als die n+-leitende Zone (4) bekommt,
dadurch gekennzeichnet, daß
die Diffusion der Basiszone (14) des npn-Transistors so durchgeführt wird, daß der schwach konzentrierte Kollektor des npn- Transistors eine Dicke s1 bekommt, die praktisch gleich der Dicke s2 des schwach konzentrierten Kollektors (12) des pnp- Transistors ist, wobei s1 und s2 gemessen sind zwischen den jeweiligen niederohmigen Kollektorzone (4, 3) und der jeweiligen Basiszone (14, 13) der npn- und pnp-Transistoren.
2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierzone (2) und die n+-leitende Zone (4) unterschiedliche 0berflächenkonzentrationen an Dotierstoff haben, jeweils durch Implantierung vergleicherbarer Mengen an Dotierstoff und anschließende Diffusion erhalten werden, und daß im Falle der Isolierzone (2) die Diffusion länger dauert und bei einer höheren Temperatur erfolgt als für die n+- leitende Zone (4).
DE89201041T 1988-04-28 1989-04-24 Verfahren zur Herstellung einer auf einem N-Typ-Substrat integrierten Schaltung, umfassend vertikale PNP- und NPN-Transistoren, die voneinander isoliert sind. Expired - Fee Related DE68910169T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT20357/88A IT1218230B (it) 1988-04-28 1988-04-28 Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro

Publications (2)

Publication Number Publication Date
DE68910169D1 DE68910169D1 (de) 1993-12-02
DE68910169T2 true DE68910169T2 (de) 1994-04-07

Family

ID=11166004

Family Applications (1)

Application Number Title Priority Date Filing Date
DE89201041T Expired - Fee Related DE68910169T2 (de) 1988-04-28 1989-04-24 Verfahren zur Herstellung einer auf einem N-Typ-Substrat integrierten Schaltung, umfassend vertikale PNP- und NPN-Transistoren, die voneinander isoliert sind.

Country Status (5)

Country Link
US (1) US4898836A (de)
EP (1) EP0339732B1 (de)
JP (1) JP2703798B2 (de)
DE (1) DE68910169T2 (de)
IT (1) IT1218230B (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5529939A (en) * 1986-09-26 1996-06-25 Analog Devices, Incorporated Method of making an integrated circuit with complementary isolated bipolar transistors
IT1215024B (it) * 1986-10-01 1990-01-31 Sgs Microelettronica Spa Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione
USRE35642E (en) * 1987-12-22 1997-10-28 Sgs-Thomson Microelectronics, S.R.L. Integrated high-voltage bipolar power transistor and low voltage MOS power transistor structure in the emitter switching configuration and relative manufacturing process
IT1217323B (it) * 1987-12-22 1990-03-22 Sgs Microelettronica Spa Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5286986A (en) * 1989-04-13 1994-02-15 Kabushiki Kaisha Toshiba Semiconductor device having CCD and its peripheral bipolar transistors
JPH07105458B2 (ja) * 1989-11-21 1995-11-13 株式会社東芝 複合型集積回路素子
EP0439899A3 (en) * 1990-01-25 1991-11-06 Precision Monolithics Inc. Complementary bipolar transistors compatible with cmos process
GB2248142A (en) * 1990-09-19 1992-03-25 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
JP2748988B2 (ja) * 1991-03-13 1998-05-13 三菱電機株式会社 半導体装置とその製造方法
US5597742A (en) * 1991-04-17 1997-01-28 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Semiconductor device and method
DE69125390T2 (de) * 1991-07-03 1997-08-28 Cons Ric Microelettronica Laterale Bipolartransistorstruktur mit integriertem Kontrollschaltkreis und integriertem Leistungstransistor und deren Herstellungsprozess
US5702959A (en) * 1995-05-31 1997-12-30 Texas Instruments Incorporated Method for making an isolated vertical transistor
DE69525048D1 (de) * 1995-07-27 2002-02-21 St Microelectronics Srl Vertikaler PNP-Transistor und Verfahren zur Herstellung
JP3409548B2 (ja) 1995-12-12 2003-05-26 ソニー株式会社 半導体装置の製造方法
DE69618343D1 (de) * 1996-05-21 2002-02-07 Cons Ric Microelettronica Leistungshalbleiterbauelementstruktur mit vertikalem PNP-Transistor
JP3529549B2 (ja) * 1996-05-23 2004-05-24 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JPH104142A (ja) * 1996-06-18 1998-01-06 Sony Corp 半導体装置の製造方法
EP0915508A1 (de) * 1997-10-10 1999-05-12 STMicroelectronics S.r.l. Integrierte Schaltung mit hocheffizienter Isolation durch PN-Übergang
US6815801B2 (en) * 2003-02-28 2004-11-09 Texas Instrument Incorporated Vertical bipolar transistor and a method of manufacture therefor including two epitaxial layers and a buried layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3079287A (en) * 1959-09-01 1963-02-26 Texas Instruments Inc Improved grown junction transistor and method of making same
NL145396B (nl) * 1966-10-21 1975-03-17 Philips Nv Werkwijze ter vervaardiging van een geintegreerde halfgeleiderinrichting en geintegreerde halfgeleiderinrichting, vervaardigd volgens de werkwijze.
US3930909A (en) * 1966-10-21 1976-01-06 U.S. Philips Corporation Method of manufacturing a semiconductor device utilizing simultaneous outdiffusion during epitaxial growth
US3474308A (en) * 1966-12-13 1969-10-21 Texas Instruments Inc Monolithic circuits having matched complementary transistors,sub-epitaxial and surface resistors,and n and p channel field effect transistors
NL7009089A (de) * 1970-06-20 1971-12-22
US4054899A (en) * 1970-09-03 1977-10-18 Texas Instruments Incorporated Process for fabricating monolithic circuits having matched complementary transistors and product
US3793088A (en) * 1972-11-15 1974-02-19 Bell Telephone Labor Inc Compatible pnp and npn devices in an integrated circuit
US4038680A (en) * 1972-12-29 1977-07-26 Sony Corporation Semiconductor integrated circuit device
DE2351985A1 (de) * 1973-10-17 1975-04-30 Itt Ind Gmbh Deutsche Planardiffusionsverfahren zum herstellen einer monolithisch integrierten festkoerperschaltung
US3971059A (en) * 1974-09-23 1976-07-20 National Semiconductor Corporation Complementary bipolar transistors having collector diffused isolation
JPS54136281A (en) * 1978-04-14 1979-10-23 Toko Inc Semiconductor device and method of fabricating same
EP0093304B1 (de) * 1982-04-19 1986-01-15 Matsushita Electric Industrial Co., Ltd. Integrierte Halbleiterschaltung und Verfahren zur Herstellung derselben
JPS59194465A (ja) * 1983-04-19 1984-11-05 Sanken Electric Co Ltd 半導体集積回路の製造方法

Also Published As

Publication number Publication date
US4898836A (en) 1990-02-06
JP2703798B2 (ja) 1998-01-26
IT8820357A0 (it) 1988-04-28
JPH0212926A (ja) 1990-01-17
IT1218230B (it) 1990-04-12
EP0339732A1 (de) 1989-11-02
DE68910169D1 (de) 1993-12-02
EP0339732B1 (de) 1993-10-27

Similar Documents

Publication Publication Date Title
DE68910169T2 (de) Verfahren zur Herstellung einer auf einem N-Typ-Substrat integrierten Schaltung, umfassend vertikale PNP- und NPN-Transistoren, die voneinander isoliert sind.
DE3545040C2 (de) Verfahren zur Herstellung einer vergrabenen Schicht und einer Kollektorzone in einer monolithischen Halbleitervorrichtung
DE2823967C2 (de)
DE69031488T2 (de) Halbleitervorrichtung mit einem lateralen Bipolartransistor und entsprechende Herstellungsverfahren
DE2711562A1 (de) Halbleiteranordnung und deren herstellung
DE2812740A1 (de) Verfahren zum herstellen einer vertikalen, bipolaren integrierten schaltung
DE2317577A1 (de) Monolithisch integrierte halbleiteranordnung
DE2749607A1 (de) Halbleiteranordnung und verfahren zu deren herstellung
DE1948921A1 (de) Halbleiterbauelement,insbesondere monolithischer integrierter Schaltkreis und Verfahren zu seiner Herstellung
DE1764570C3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit zueinander komplementären NPN- und PNP-Transistoren
DE1903870A1 (de) Verfahren zum Herstellen monolithischer Halbleiteranordnungen
DE2256447A1 (de) Integrierte halbleiteranordnung und verfahren zur herstellung
DE1901186A1 (de) Integrierte Schaltung und Verfahren zu deren Herstellung
DE1813130C3 (de) Verfahren zur Herstellung einer Zenerdiode
DE2247911C2 (de) Monolithisch integrierte Schaltungsanordnung
DE2558925A1 (de) Verfahren zur herstellung einer halbleitervorrichtung in der technik der integrierten injektionslogik
DE1914745A1 (de) Halbleiterbauelement mit mindestens einem UEbergang
DE2019450C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2219696A1 (de) Verfahren zur Isolationsbereichsbildung
DE19719670C2 (de) SRAM-Halbleiterspeichervorrichtung mit einem bipolaren Transistor und Verfahren zur Herstellung derselben
DE2600375C3 (de) Halbleiteranordnung mit mindestens zwei komplementären Transistoren und Verfahren zu ihrer Herstellung
DE2419817A1 (de) Verfahren zur herstellung bipolarer transistoren
DE2627922A1 (de) Halbleiterbauteil
DE1639355C3 (de) Verfahren zur Herstellung einer monolithisch integrierten Halbleiteranordnung
DE2541161A1 (de) Verfahren zur herstellung monolithischer komplementaerer transistoren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee