KR100292125B1

KR100292125B1 - 반도체기억장치및그제조방법

Info

Publication number: KR100292125B1
Application number: KR1019970030496A
Authority: KR
Inventors: 유끼오 마끼; 히로끼 혼다
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1996-11-29
Filing date: 1997-07-01
Publication date: 2001-10-24
Also published as: DE19719670C2; JPH10163435A; CN1184337A; US5959334A; CN1111911C; KR19980041777A; DE19719670A1; TW330343B

Abstract

반도체 메모리 장치에 메모리셀 면적을 증가시키지 않고 바이폴라 트랜지스터를 형성한다.

MOS 트랜지스터의 소스/드레인 영역과 연통하여 공통으로 형성된 영역을 링크 베이스 영역으로 하고, 비트선 컨택트부 개구로부터 에미터 영역을 불술물 주입으로 형성하여 바이폴라 트랜지스터를 형성한다. 또는, 비트선 컨택트부 개구로부터 진성 베이스 영역과 에미터 영역을 불순물 주입에 의해 형성하여 바이폴라 트랜지스터를 형성한다. 이 진성 베이스 영역은 소스/드레인 영역보다 깊에 형성한다. 이 진성 베이스 영역은 소스/드레인 영역보다 깊게 형성한다. 또한, 진성 베이스 영역과 링크 베이스 영역의 주입 불순물을 바꾼다.

Description

반도체 기억 장치 및 그 제조 방법

본 발명은 반도체 기억 장치에 관한 것으로, 메모리부의 MOS 트랜지스터의 영역에 바이폴라 트랜지스터를 포함하는 반도체 기억 장치에 관한 것이다.

도 25에, 종래의 반도체 기억 장치로서의 SRAM 메모리셀의 등가 회로를 도시한다. 종래의 SRAM 메모리셀은 부하 소자 R1, R2, 억세스 트랜지스터 Q1, Q2, 드라이버 트랜지스터 Q3, Q4의 합계 6소자로 구성되어 있다. 또한, BL은 비트선, WL은 워드선, Vcc는 전원선을 나타낸다.

그러나, 종래의 메모리셀에서는 전원 전압의 저전압화에 따른 칼럼 전류의 감소에 대응할 수 없어, 도 26에 도시한 바와 같이 억세스 트랜지스터 Q1, Q2에 바이폴라 트랜지스터 Q5, Q6을 접속하여, 칼럼 전류를 증폭하는 메모리셀이 제안되어 있다.

이와 같은 도 26에 도시한 메모리셀의 경우, 소자수가 종래의 6소자에서 8소자로 되기 때문에 메모리셀 면적의 증가가 염려되고, 메모리셀 면적을 증가시키지 않고 바이폴라 트랜지스터 Q5, Q6을 메모리셀로 형성하는 기술이 필요하다. 본 발명은 이와 같은 문제를 해결하기 위해서 이루어진 것으로, MOS 트랜지스터의 영역에 그 면적을 증가시키지 않고, 바이폴라 트랜지스터를 포함하도록 한 반도체 기억장치 및 그 제조 방법을 제공하고자 하는 것이다.

본 발명에 의한 반도체 기억 장치는, 반도체 메모리부에서 반도체 영역의 주면에 채널 영역이 형성되고, 이 채널 영역을 사이에 두고 대향하는 소스/드레인 영역을 갖는 MOS 트랜지스터와, 상기 소스/드레인 영역에 대한 컨택트용 개구부로부터 에미터가 형성되고, 상기 소스/드레인 영역과 공통의 영역을 베이스 영역으로하고, 상기 반도체 영역을 콜렉터 영역으로 하는 바이폴라 트랜지스터를 구비한 것이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 바이폴라 트랜지스터의 상기 에미터와 상기 콜렉터 영역과의 사이에 사이 베이스 영역보다 깊게 형성된 진성 베이스 영역을 구비한 것이다.

여기에서, 상기 바이폴라 트랜지스터의 베이스 영역은, 상기 진성 베이스 영역과, 상기 소스/드레인 영역과 공통의 영역인 링크 베이스 영역으로 이루어지는 것이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 소스/드레인 영역이 얕게 형성되고, 상기 진성 베이스 영역이 상기 소스/드레인 영역보다 깊게 형성된 것이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 MOS 트랜지스터가 SRAM 메모리셀의 억세스용 트랜지스터로서 형성되고, 상기 바이폴라 트랜지스터가 상기 MOS 트랜지스터의 비트선 컨택트용의 개구부에 형성된 것이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 반도체 영역이 p형익, 상기 소스/드레인 영역의 한쪽을 n-형으로 하고 다른쪽을 n+형으로 한 것이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 반도체 영역이 p형이고, 상기 소스/드레인 영역의 쌍방을 n-형으로 한것이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 반도체 영역이 p형이고, 상기 소스/드레인 영역 및 상기 베이스 영역이 인(燐)을 주요 불순물로 하는 n-형인 것이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 소스/드레인 영역 및 상기 링크 베이스 영역에 공통의 주요 불순물과 상기 진성 베이스 영역의 주요 불순물이 다른 것이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 소스/드레인 영역 및 상기 베이스 영역에 공통의 주요 불순물이 비소이고, 상기 진성 베이스 영역의 주요 불순물이 인이다.

또한, 본 발명에 의한 반도체 기억 장치는, 상기 바이폴라 트랜지스터의 상기 에미터 영역이 상기 MOS 트랜지스터와는 역도전형인 다른 MOS 트랜지스터의 소스/드레인 영역의 컨택트층과 동시에 형성된 것이다.

또한, 본 발명에 의한 반도체 기억 장치는 상기 바이폴라 트랜지스터의 상기 에미터 영역의 불순물 농도와, 상기 다른 MOS 트랜지스터의 상기 소스/드레인 영역의 상기 컨택트층의 불순물 농도와 실질적으로 같게 형성된 것이다.

다음에, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 반도체 메모리부의 반도체 영역의 주면에 채널 영역과 이 채널 영역에 대향하는 소스/드레인 영역을 형성하여 MOS 트랜지스터를 형성하고, 상기 소스/드레인 영역에 대한 컨택트용 개구부로부터 에미터 영역을 형성하고, 상기 소스/드레인 영역과 공통의 영역을 베이스 영역으로 하고, 상기 반도체 영역을 콜렉터 영역으로 하여 바이폴라 트랜지스터를 형성하는 것이다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 소스/드레인 영역에 대한 컨택트용 개구부로부터 진성 베이스 영역을 형성한 후, 이 진성 베이스 영역보다 얕게 상기 에미터 영역을 형성하는 것이다.

여기에서, 상기 바이폴라 트랜지스터의 베이스 영역은, 상기 진성 베이스 영역과, 상기 소스/드레인 영역과 공통의 영역인 링크 베이스 영역으로 형성된다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 소스/드레인 영역을 얕게 형성하고, 상기 진성 베이스 영역을 상기 소스/드레인 영역보다 깊게 형성하는 것이다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 MOS 트랜지스터를 SRAM 메모리셀의 억세스용 트랜지스터로서 형성하고, 상기 바이폴라 트랜지스터를 상기 MOS 트랜지스터의 비트선 컨택트용의 개구부에 형성하는 것이다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 반도체 영역을 p형으로 하고, 상기 소스/드레인 영역의 한쪽을 n-형으로 하고 다른쪽을 n+형으로 한 것이다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 반도체 영역을 p형으로 하고, 상기 소스/드레인 영역의 쌍방을 n-형으로 한 것이다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 반도체 영역을 p형으로 하고, 상기 소스/드레인 영역 및 상기 베이스 영역에 n-형의 주요 불순물로서 인을 주입하는 것이다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 진성 베이스 영역에 상기 소스/드레인 영역 및 상기 베이스 영역에 공통의 주요 불순물과는 다른 주요 불순물을 주입하는 것이다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 소스/드레인 영역 및 상기 베이스 영역에 공통의 주요 불순물로서 비소를 주입하고, 상기 진성 베이스 영역의 주요 불순물로서 인을 주입하는 것이다.

또한, 본 발명에 의한 반도체 기억 장치의 제조 방법은, 상기 바이폴라 트랜지스터의 상기 에미터를, 상기 MOS 트랜지스터와는 역도전형인 다른 MOS 트랜지스터의 소스/드레인 영역의 컨택트층과 동시에 형성하는 것이다.

도 1은 본 발명의 실시 형태 1에 따른 반도체 기억 장치의 구조를 도시한 단면도.

도 2는 본 발명의 실시 형태 2에 다른 반도체 기억 장치의 구조를 도시한 단면도.

도 3은 본 발명의 실시 형태 3에 따른 반도체 기억 장치의 구조를 도시한 단면도.

도 4는 본 발명의 실시 형태 4에 따른 반도체 기억 장치의 구조를 도시한 단면도.

도 5는 본 발명의 실시 형태 5에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 6은 본 발명의 실시 형태 5에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 7은 본 발명의 실시 형태 5에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 8은 본 발명의 실시 형태 5에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 9는 본 발명의 실시 형태 5에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 10은 본 발명의 실시 형태 5에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 11은 본 발명의 실시 형태 5에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 12는 본 발명의 실시 형태 6에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 13은 본 발명의 실시 형태 6에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 14는 본 발명의 실시 형태 6에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 15는 본 발명의 실시 형태 6에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 16은 본 발명의 실시 형태 6에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 17은 본 발명의 실시 형태 6에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 18는 본 발명의 실시 형태 6에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 19는 본 발명의 실시 형태 7에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 20은 본 발명의 실시 형태 7에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 21는 본 발명의 실시 형태 7에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 22는 본 발명의 실시 형태 7에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 23은 본 발명의 실시 형태 7에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 24는 본 발명의 실시 형태 7에 따른 반도체 기억 장치의 제조 방법을 도시한 단면도.

도 25는 종래의 SRAM 메모리셀의 등가 회로도.

도 26은 본 발명을 적용한 SRAM 메모리셀의 등가 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : n형 반도체 기판(실리콘 기판) 2 : p형 반도체 영역(웰 영역)

2a : 웰 2b :콜렉터 영역

2c : 채널 영역 3 : 게이트

3a : 게이트 산화막 4 : n형 반도체 영역

4a : 드레인 영역(또는 소스 영역) 4b : 베이스 영역

5 : 에미터 6 : 층간 절연막

7 : 에미터 인출 전극 11 : n+ 소스 영역(또는 드레인 영역)

16 : n형 반도체 영역 16a : 드레인 영역(또는 소스 영역)

16b : 링크 베이스 영역 17 : 진성 베이스 영역

[제1 실시 형태]

도 1은, 본 발명의 한 실시 형태에 따른 반도체 기억 장치의 구조를 도시한 도면이다. 이 실시 형태는, 도 26에 도시한 회로 구성의 SRAM 메모리셀에, 본 발명의 반도체 기억 장치의 구조를 적용한 예이다. 이 실시 형태는, SRAM 메모리셀에 바이폴라 트랜지스터를 형성하는 경우의 메모리셀 면적의 증대를 막기 위해서, SRAM 메모리셀의 비트선 접촉부에 PNP형의 바이폴라 트랜지스터를 형성한 것이다.

도 1에서, 먼저 A부는 SRAM 메모리셀의 억세스 트랜지스터가 되는 NMOS 트랜지스터 Q1(또는 Q2)의 형성 영역이고, B부는 이 NMOS 트랜지스터와 비트선을 연결하는 PNP형 바이폴라 트랜지스터 Q5(또는 Q6)의 형성 영역이다.

또한, 도 1에서, 참조 번호 1은 실리콘의 n형 반도체 기판(혹은 n형 웰영역), 참조 번호 는 반도체 기판(1) 상에 형성된 p형 반도체 영역(웰 영역)이고, 메모리셀의 웰(2a)로 되는 한편 또한 바이폴라 트랜지스터의 콜렉터 영역(2b)으로 되는 영역이다. 참조 번호 2c는 반도체 영역(2)의 주면에 있어서, NMOS 트랜지스터의 채널 영역으로 되는 부분이다. 참조 번호 3은 억세스 트랜지스터의 게이트, 참조 번호 3a는 게이트 산화막이다. 또한, 참조번호 11은 불순물 농도가 높은 n형 반도체 영역이고, n+ 소스 영역(또는 드레인 영역)이다. 참조 번호 16은 n형 반도체 영역이고, 억세스 트랜지스터의 드레인 영역(또는 소스 영역: 16a)으로 되고, 또한 바이폴라 트랜지스터의 링크 베이스 영역(16b)으로 되는 영역이다. 참조 번호 17은 진성 베이스 영역이다. 또한, 참조번호 5는 바이폴라 트랜지스터의 에미터이다. 또한, 참조번호 6은 층간 절연막, 참조 번호 7은 비트선에 연결되는 에미터 인출 전극이다. 이 에미터 인출 전극(7)은 억세스 트랜지스터의 드레인 영역(또는 소스 영역 : 16a)에 대한 비트선 접촉의 인출 전극의 위치에 형성되어 있다. 또, 설명에서는, n형 반도체 기판(1) 상에 메모리셀을 형성하는 경우에 대해 기술하지만, n 영역으로 둘러싸인 가우데 메모리셀을 형성하는 경우도 마찬가지이다.

억세스 트랜지스터로 되는 NMOS 트랜지스터 Q1은, 소스 영역(또는 드레인 영역: 11)및 드레인 영역(또는 소스 영역: 16a), 채널 영역(2c) 및 게이트(3)에 의해 형성된다. 또한, 바이폴라 트랜지스터 Q5는, 에미터(5), 링크 베이스 영역(16b), 진성 베이스 영역(17) 및 콜렉터(2b)에 의해 구성된다.

이와 같이 형성한 반도체 SRAM 기억 장치에서는, 억세스 트랜지스터 Q1의 드레인 영역(또는 소스 영역: 16a)과 바이폴라 트랜지스터 Q5의 링크 베이스 영역(16b)이, n형 반도체층(16)으로서 공통이기 때문에, 억세스 트랜지스터 Q1과 바이폴라 트랜지스터 Q5가 반도체 기판 내에서 접속된다. 또한, 비트선 접촉부에 에미터(5)를 형성하여 바이폴라 트랜지스터 Q5를 형성하기 때문에, 종래의 메모리셀에 비해 메모리셀 면적을 증가시키지 않고, 바이폴라 트랜지스터를 만들어 낼 수 있다.

이와 같은 구성에서는, 에미터 개공 후에, 바이폴라 트랜지스터 Q5의 베이스 영역으로서 진성 베이스 영역(17)이 형성되어 있으므로, 에미터 개공시의 에칭 변동등에 의한 바이폴라 트랜지스터 Q5의 특성의 변동이 작다고 하는 효과가 있다.

또한, 이와 같은 구성에서, 드레인 영역(또는 소스 영역: 16a)을 포함하는 n형 반도체층(16)의 주요 불순물로서는, 억세스 트랜지스터 Q1의 펀치쓰루 마진이나 분리 내압 특성을 저하시키지 않기 위해서 확산 계수가 작은 비소 As를 주입하는 것이 바람직하다. 또한, 진성 베이스 영역(17)의 주요 불순물로서는, 베이스 영역을 확실히 확보하여 바이폴라 트랜지스터 Q5를 안정화시킬 수 있는 확산 계수가 큰 인 P을 주입하는 것이 바람직하다.

또한, 드레인 영역(또는 소스 영역: 16a)에 확산 계수가 작은 비소 As를 주입함으로써, 메모리셀의 축소에 따른 MOS 트랜지스터의 미세화에 대응할 수 있다.

반도체 기억 장치의 메모리셀에서는, 집적도를 올리기 위해서 최소의 트랜지스터 게이트 길이 및 분리폭을 사용하기 때문에, 바이폴라 트랜지스터의 베이스에 상당하는 MOS 트랜지스터의 n-영역(드레인 영역 또는 소스 영역)은 얕은 쪽이 좋고, 예를 들면 깊이를 0.1㎛ 정도 이하로 할 필요가 있다.

한편, 바이폴라 트랜지스터를 형성하는 경우, 이와 같은 얕은 n-영역을 베이스 영역으로 하는 것은 적당하지 않다. 안정된 특성의 바이폴라 트랜지스터를 얻을 수 없기 때문이다. 이 때문에, 진성 베이스층을 형성하는 것이 적절하다. 따라서, 진성 베이스층은 에미터보다 깊을 필요가 있고, 예를 들면 에미터를 주입으로 형성하는 경우, 에미터 깊이가 0.1 내지 0.2㎛ 정도로 되기 대문에, 진성 베이스층은 그 이상으로 깊게 형성한다. 이와 같은 이유로, MOS 트랜지스터에 필요한 요건과 바이폴라 트랜지스터에 필요한 요건의 양쪽을 만족시키기 위해, 메모리셀내에서는 링크 베이스 구조의 바이폴라 트랜지스터를 형성ㅎ는 것이 특히 유효하다.

[제2 실시 형태]

도 2는 본 발명의 다른 실시 형태에 의한 반도체 기억 장치의 구조를 도시한 도면이다. 이 실시 형태는 도 26에 도시한 회로 구성의 SRAM 메모리셀에, 본 발명의 반도체 기억 장치의 구조를 적용한 다른 예이다. 또한, 이 실시 형태에서도, SRAM 메모리셀에 바이폴라 트랜지스터를 형성하는 경우의 메모리셀 면적의 증대를 막기 위해서, SRAM 메모리셀의 비트선 접촉부에 PNP형의 바이폴라 트랜지스터를 형성한다.

도 2에서 우선 A부는 SRAM 메모리셀의 억세스 트랜지스터로 되는 NMOS 트랜지스터 Q1(또는 Q2)의 형성 영역이고, B부는 이 NMOS 트랜지스터와 비트선과의 사이에 개재하는 PNP형 바이폴라 트랜지스터 Q5(또는 Q6)의 형성 영역이다.

또한, 도 2에서 참조 번호 1은 실리콘의 n형 반도체 기판(혹은 n형 웰 영역), 참조 영역 2는 p형 반도체 영역(웰 영역), 참조 번호 2a는 메모리셀의 웰, 참조 번호 2b는 바이폴라 트랜지스터의 콜렉터 영역, 참조 번호 2c는 NMOS 트랜지스터의 채널 영역, 참조 번호 3은 억세스 트랜지스터의 게이트, 참조 번호 3a는 게이트 산하막, 참조 번호 5는 하이폴라 트랜지스터의 에미터, 참조 번호 6은 층간 절연막, 참조 번호 7은 에미터 인출 전극, 참조번호 11은 n+ 소스 영역(또는 드레인 영역)이며, 이상의 구성은 도 1과 동일하다. 그런, 이 실시 형태 2에서는 다음과 같은 점에서 다르다. 즉, 도 2에서 참조 번호 4는 충분한 두께를 갖는 n형 반도체 영역, 참조 번호 4a는 억세스 트랜지스터의 드레인 영역(또는 소스 영역), 참조 번호 4b는 바이폴라 트랜지스터의 베이스 영역이고, 도 1에서의 진성 베이스 영역에 상당하는 것이 없다.

억세스 트랜지스터로 되는 NMOS 트랜지스터 Q1은 소스 영역(또는 드레인 영역: 11) 및 드레인 영역(또는 소스 영역: 4a), 채널 영역(2c) 및 게이트(3)에 의해 형성된다. 또한, 바이폴라 트랜지스터 Q5는 에미터(5), 베이스(4b) 및 콜렉터(2b)에 의해 구성된다.

이와 같이 형성한 반도체 SRAM 기억 장치에서는, 억세스 트랜지스터 Q1의 드레인 영역(또는 소스 영역: 4a)과 바이폴라 트랜지스터 Q5의 베이스 영역(4b)이 n형 반도체층(4)으로서 공통이기 때문에, 억세스 트랜지스터 Q1과 바이폴라 트랜지스터 Q5가 반도체 기판 내에서 접속된다. 또한, 비트선 접촉부에 에미터(5)를 형성하여 바이폴라 트랜지스터 Q5를 형성하기 때문에, 종래의 메모리셀에 비해 메모리셀면적을 증가시키지 않고 바이폴라 트랜지스터를 만들어 낼 수 있다.

이와 같은 구성에서, n형 반도체 영역(4)은 바이폴라 트랜지스터의 베이스(4b)와 겸용한다. 특성이 안정된 바이폴라 트랜지스터를 얻기 위해서는, 충분한 두께를 갖는 베이스층을 형성할 필요가 있다. 이 대문에, n형 반도체 영역(4)의 불순물로서는, 확산 계수가 큰 인 P의 쪽이 확산 계수가 작은 비소 As를 이용하는 경우보다도 바이폴라 트랜지스터 Q5의 베이스 영역(4b)를 확실히 확보할 수 있고 공정 마진이 커진다. 또, 가령 비소 As를 이용하면, 인 P의 경우와 동일 정도의 주입 깊이를 얻기 위해서는, 수백 keV의 주입 에너지가 필요해져서, 제조 장치의 처리 능력을 저하시키게 되므로, 이 실시 형태의 경우는 인 P와 같은 불순물이 적당하다.

[제3 실시 형태]

도 3은 본 발명의 한 실시 형태에 의한 반도체 기억 장치의 구조를 도시한 도면이다. 이 실시 형태는 도 1에 도시한 것에서, n+ 소스 영역(또는 드레인 영역: 11)을 형성하지 않은 반도체 기억 장치의 구조에 관한 것이다. 그 밖의 구성부분은 도 1과 동일하고, 도 1과 동일한 부호는 동일 또는 상당 부분을 나타내므로, 상세한 설명을 생략한다.

이와 같은 구성으로 하면, 억세스 트랜지스터로 되는 NMOS 트랜지스터 Q1(또는 Q2)의 소스 영역 및 드레인 영역은 모두 n-형으로 되기 때문에, 억세스 트랜지스터의 전류치가 감소한다. 이 때문에, 구동 트랜지스터의 전류치를 억세스 트랜지스터의 전류치로 나눈 값으로서 정의되는 셀레시오(전류 레이시오)가 커져서, 메모리셀의 동작이 보다 안정되는 효과가 있다.

[제4 실시 형태]

도 4는 본 발명의 한 실시 형태에 의한 반도체 기억 장치의 구조를 도시한 도면이다. 이 실시 형태는 도 2에 도시한 것에서, n+ 소스 영역(도는 드레인 영역: 11)의 형성을 행하지 않은 반도체 기억 장치의 구조에 관한 것이다. 그 밖의 구성부분은 도 2와 마찬가지이고, 도 2와 동일한 부호는 동일 또는 상당 부분을 도시하므로, 상세한 설명을 생략한다.

이와 같은 구성으로 하면, 억세스 트랜지스터로 되는 NMOS 트랜지스터 Q1(또는 Q2)의 소스 영역 및 드레인 영역은 모두 n-형으로 되기 때문에, 억세스 트랜지스터의 전류치가 감소한다. 이 때문에, 구동 트랜지스터의 전류치를 억세스 트랜지스터의 전류치로 나눈 값으로서 정의되는 셀레시오(전류 레시오)가 커져서, 메모리셀의 동작이 보다 안정되는 효과가 있다.

[제5 실시 형태]

다음에, 본 발명의 다른 실시 형태로서, 본 발명의 반도체 기억 장치의 다른 제조 방법에 대해 설명한다. 도 5 내지 도 11은, 도 1에 도시한 구조의 반도체 기억 장치를 제조하기 위한 제조 방법을 도시한 도면이다.

제조 방법에 대해 설명하면, 우선, 도 5에 도시한 바와 같이, n형 반도체 기판(1, 혹은 n형웰 영역: 1) 상에 종래와 마찬가지로 하거나 NMOS 트랜지스터의 p웰 영역(2) 및 분리 산화막(8)을 형성한다.

그 후, 도 6에 도시한 바와 같이, 종래와 마찬가지로 하여 MOS 트랜지스터의 게이트 산화막(3a0 및 게이트 전극(3)을 형성한 후, 레지스트 패턴(9)을 이용하여 NMOS 트랜지스터의 소스 영역/ 드레인 영역(S/D 영역)으로 되는 n-영역(16) 또한 바이폴라 트랜지스터의 링크 베이스 영역으로 되는 n-영역(16)을 형성한다. 이 n-영역(16)은, 메모리셀의 집적도를 올리기 위해서 필요한 농도로 얕게 형성한다.

그 후, 도 7에 도시한 바와 같이, 게이트(3)의 측벽(3b)를 형성한다. 다음에, 레지스트 패턴(10)을 이용하여 불순물 농도가 높은 n+ 소스 영역(또는 드레인 영역: 11)을 형성한다.

그 후, 도 8에 도시한 바와 같이, 레지스트 패턴(12)을 이용하여 콜레터 인출부에 p+ 콜렉터 접촉 영역(13: 웰 접촉)을 형성한다.

그 후, 도 9에 도시한 바와 같이, 층간 절연막(6)을 형성한 후 비트선 컨택트홀(14)을 형성한다.

그 후, 도 10에 도시한 바와 같이, 바이폴라 트랜지스터의 에미터를 형성하기위한 비트선 컨택트홀(14)이 개구한 레지스트 패턴(15)을 형성한 후, 우선 이온주입에 의한 충분한 두께를 갖는 진성 베이스 영역(17)을 형성하고, 그러한 후에 진성 베이스 영역(17)보다 얕은 에미터(5)를 형성한다.

그 후, 도 11에 도시한 바와 같이 에미터 인출 전극(7)을 형성한다.

이상과 같은 공정에 의해, 소스 영역(또는 드레인 영역: 11), 드레인 영역(또는 소스 영역: 16a), 채널 영역(2c)및 게이트(3)에 의해 NMOS 트랜지스터 Q1이 형성된다. 또한, 에미터(5), 진성 베이스 영역(17), 링크 베이스 영역(16b) 및 콜렉터(2b0에 의해 바이폴라 트랜지스터 Q5가 형성된다.

이와 같은 제조 방법에서는, 억세스 트랜지스터 Q1의 드레인 영역(또는 소스 영역: 16a)과 바이폴라 트랜지스터 Q5의 링크 베이스 영역(16b)은, n형 반도체층(16)으로서 동시에 공통적으로 형성되기 때문에, 억세스 트랜지스터 Q1과 바이폴라 트랜지스터 Q5가 반도체 기판의 내부에서 접속된다. 또한 비트선 접촉부에 에미터(5)를 형성하여 바이폴라 트랜지스터 Q5를 형성하기 때문에, 종래의 메모리셀에 비해 메모리셀 면적을 증가시키지 않고, 바이폴라 트랜지스터 Q5를 만들어 낼 수 있다.

이와 같은 제조 방법에서는, 도 10에 도시한 공정에서, 에미터(5)의 형성 전에 진성 베이스 영역(17)을 충분한 두께를 갖도록 형성하고, 또한 베이스 영역(16b)을 링크 베이스 구조를 하고 있기 때문에, 바이폴라 트랜지스터 Q5의 특성의 변동이 작다고 하는 효과가 있다. 도10에서, 바이폴라 트랜지스터의 에미터 형성을 위한 비트선 접촉 개구시에 오버 에칭량이 변하고, 실리콘 기판 에칭량이 변동되는 경우에서도, 진성 베이스층(17)의 형성에 의해 바이폴라 트랜지스터 Q5의 특성의 변동이 작아진다.

이와 같은 제조방법에서, 드레인 영역(또는 소스 영역: 16a0을 포함하는 n형 반도체층(16)의 주요 불순물로서는, 억세스 트랜지스터 Q1의 펀치드루 마진이나 분리 내압 특성을 저하시키지 않기 위해서, 확산 계수가 작은 비소 As를 주입하는 것이 바람직하다. 또한, 진성 베이스 영역(17)의 주요 불순물로서는, 베이스 영역을 확실히 확보하여 바이폴라 트랜지스터 Q5를 안정화시킬 수 있는 확산 계수가 큰 인 P을 주입하는 것이 바람직하다.

또한, 드레인 영역(또는 소스 영역: 16a)을 포함하는 n형 반도체층(16)의 주요 불순물로서는 확산 계수가 작은 비소 As를 주입함으로써, 메모리셀의 축소에 따른 MOS 트랜지스터의 미세화에 대응할 수 있다.

반도체 기억 장치의 메모리셀에서는, 고집적화를 위해 최소의 트랜지스터 게이트 길이 및 분리폭을 사용한다. 이 때문에, MOS 트랜지스터의 드레인 영역(또는 소스 영역: 16a)이 되는 n-영역(16)은 얕은 쪽이 좋고, 예를 들면 깊이를 0.1㎛정도 이하로 한다. 따라서, 바이폴라 트랜지스터의 링크 베이스(16b0도 마찬가지로 얕게 된다. 그러나, 바이폴라 트랜지스터의 특성의 변동을 작게 하기 위해서는, 베이스층은 필요한 두께를 갖는 것이 요구된다. 이 때문에, 진성 베이스층을 형성한다. 따라서, 진성 베이스층(17)은, 에미터(5)보다 깊을 필요가 있어, 예를 들면 에미터(5)를 주입으로 형성하는 경우, 에미터 깊이가 0.1 내지 0.2㎛정도로 되기 때문에, 진성 베이스층(17)은 그 이상으로 깊게 혀성한다. 이와 같이, 메모리셀의 고집적화와, 바이폴라 트랜지스터의 특성의 안정화라는 양쪽의 요건을 만족시키기 때문에 링크 베이스 구조의 바이폴라 트랜지스터를 형성한다.

또, 에미터 인출 전극(7)은 알루미늄 등의 화합물의 금소에서도 포리실리콘, 폴리사이드에서도 좋다. 또한 에미터 인출에 폴리실리콘, 폴리사이드를 이용하는 경우는 폴리실리콘으로부터의 확산에 의해 에미터(5)를 형성하여도 좋다.

또한, 이 실시 형태에서는, NMOS 트랜지스터를 이용한 메모리셀과 PNP 형바이폴라 트랜지스터를 형성하는 경우에 대해 진술하였지만, PMOS 트랜지스터를 이용한 메모리셀과 NPN형 바이폴라 트랜지스터를 형성하는 경우에서도 마찬가지이다.

또, 이 실시 형태의 제조 방법의 변형으로서, 상술한 도 7의 공정에서의 불순물 농도가 높은 n+ 소스 영역(또는 드레인 영역: 11)을 형성하지 않은 제조 방법이 있다. 이 제조 방법에 의해, 도 3에 도시한 구조의 반도체 기억 장치를 제조할 수 있다. 이 공정 이외는 동일하기 때문에 상세한 설명을 생략한다.

[제6 실시 형태]

다음에, 본 발명의 다른 실시 형태에서의 반도체 기억 장치의 제조 방법에 대해 설명한다. 도 12 내지 도 18은, 도 2에 도시한 구조의 반도체 기억 장치를 제조하기 위한 제조 방법을 도시한 도면이다.

제조 방법에 대해 설명하면, 우선, 도 12에 도시한 바와 같이, n형 반도체 기판(1: 혹은 n형웰 영역: 1) 상에 종래와 마찬가지로 하여 NMOS 트랜지스터의 P웰 영역(2) 및 분리 산화막(8)을 형성한다.

그 후, 도 13에 도시한 바와 같이, 종래와 마찬가지로 하여 MOS 트랜지스터의 게이트 산화막(3a) 및 게이트 전극(3)을 형성한 후, 레지스트 패턴(9)을 이용하여 NMOS 트랜지스터의 소스 영역/드레인 영역(S/D 영역)으로 되는 n- 영역 또한 바이폴라 트랜지스터의 베이스 영역으로 되는 n-영역(4)을 형성한다. 이 실시 형태에서는, n- 영역(4)은 바이폴라 트랜지스터의 베이스 영역으로서 기능할 수 있도록 충분한 두께를 갖도록 형성한다.

그 후, 도 14에 도시한 바와 같이, 게이트(3)의 측벽(3b)을 형성하다. 다음에, 레지스트 패턴(10)을 이용하여 불순물 농도가 높은 n+ 드레인 영역(또는 소스영역: 11)을 형성한다.

그 후, 도 15에 도시한 바와 같이, 레지스트 패턴(12)을 이용하여 콜렉터 인출부에 p+ 콜렉터 접촉 영역(13: 웰 접촉)을 형성한다.

그 후, 도 16에 도시한 바와 같이, 층간 절연막(6)을 형성한 후 비트선 컨택트홀(14)을 형성한다.

그 후, 도 17에 도시한 바와 같이, 바이폴라 트랜지스터의 에미터를 형성하기 위한 비트선 컨택트홀(14)이 개구한 레지스트 패턴(15)을 형성한 후, 이온 주입에 의해 에미터(5)를 형선한다. 에미터(5)는, n- 영역(4)보다도 얕게 형성하여 나머지 n- 영역(4b)가 바이폴라 트랜지스터의 베이스 영역으로서 기능하도록 한다.

그 후, 도 18에 도시한 바와 같이, 에미터 인출 전극(7)을 형성한다.

이상과 같은 공정에 의해, 소스 영역(또는 드레인 영역: 11), 드레인 영역(또는 소스 영역: 4a), 채널 영역(2c 및 게이트(3)에 의해 NMOS 트랜지스터 Q1이 형성된다. 또한, 에미터(5), 베이스(4b) 및 콜렉터(2b)에 의해 바이폴라 트랜지스터 Q5가 형성된다.

이와 같은 제조 방법에서는, 억세스 트랜지스터 Q1의 드레인 영역(또는 소스영역: 4a)과 바이폴라 트랜지스터 Q5의 베이스 영역(4b)은, n형 반도체층(4)로서 동시에 공통적으로 형성되기 때문에, 억세스 트랜지스터 Q1과 바이폴라 트랜지스터 Q5가 반도체 기판 내부에서 접속된다. 또한 비트선 접촉부에 에미터(5)를 형성하여 바이폴라 트랜지스터 Q5를 형성하기 때문에, 종래의 메모리셀에 비해 메모리셀 면적을 증가시키지 않고 바이폴라 트랜지스터 Q5를 만들어 낼 수 있다.

또한, 이와 같은 제조 방법에서는, NMOS 트랜지스터 Q1의 드레인 영역(또는 소스 영역: 4a)과 바이폴라 트랜지스터 Q5의 베이스 영역(4b)은 n형 반도체층(4)로서 공통이기 때문에 제조 공정이 증가하지 않아 제조 비용 저감으로 이어진다.

또, 이와 같은 제조 방법에서, n형 반도체 영역(4)은, 바이폴라 트랜지스터의 베이스(4b)와 겸용하기 때문에, 확산계수가 큰 인 P의 쪽이 확산 계수가 작은 비소 As를 이용하는 경우보다도 바이폴라 트랜지스터 Q5의 베이스 영역(4b)을 확실히 확보할 수 있어 공정 마진이 커진다.

또한, 에미터 인출 전극(7)은, 알루미늄 등의 화합물의 금속이라도 폴리실리콘 폴리사이드라도 좋다. 또한 에미터 인출에 폴리실리콘, 폴리사이드를 이용하는 경우는, 폴리실리콘으로부터의 확산에 의해 에미터(5)를 형성하여도 좋다.

또한, 이 실시 형태에서는, NMOS 트랜지스터를 이용한 메모리셀과 PNP 형바이폴라 트랜지스터를 형성하는 경웨 대해 진술하였지만, PMOS 트랜지스터를 이용한 메모리셀과 NPN형 바이폴라 트랜지스터를 형성하는 경우에서도 마찬가지이다.

또, 이 실시 형태의 제조 방법의 변형으로서, 상술한 도 14의 공정에서의 불순물 농도가 높은 n+ 소스 영역(또는 드레인 영역: 11)의 형성을 행하지 않은 제조 방법이 있다. 이 제조 방법에 의해, 도 4에 도시한 구조의 반도체 기억 장치를 제조할 수 있다. 이 공정 이외는 동일하기 때문에 상세한 설명을 생략한다.

[제7 실시 형태]

다음에, 본 발명의 다른 실시 형태에 따른 반도체 기억 장치의 제조 바법에 대해 설명한다. 도 19 내지 도 24는, CMOS 공정을 적용하여, 이 실시 형태의 반도체 기억 장치를 제조하는 경우의 제조 방법을 도시한 도면이다. 이것은, 도 5 내지도 11 또는 도 12 내지 도 18에 도시한 메모리부에서의 NMOS 트랜지스터의 제조와 동시 병행적으로, 주변 회로에서 PMOS 트랜지스터를 제조하는 경우의 제조 방법에 관한 것이다.

우선, NMOS 트랜지스터의 도 5의 제조공정과 병행적으로, 도 19에 도시한 바와 같이, n형 반도체 기판(1) 상에 종래와 마찬가지로 하여 PMOS 트랜지스터의 n웰 영역(19) 및 분리 산화막(8)을 형성한다.

그 후, NMOS 트랜지스터의 도 6의 제조 공정과 병행적으로, 게이트 산화막(3a), 게이트 전극(3) 및 측벽(3b)을 형성한다.

그 후, NMOS 트랜지스터의 도 7의 제조 공정과 병행적으로, 도 20에 도시한 바와 같이, 공통의 레지스트 패턴(10)을 이용하여, 도 7의 n+ 소스 영역(또는 드레인 영역: 11)의 형성시에, 도 20의 웰접촉 영역(11')을 형성한다.

그 후, NMOS 트랜지스터의 도 8의 제조 공정과 병행적으로, 도 21에 도시한 바와 같이, 공통의 레지스트 패턴(12)을 이용하고 도 8의 콜렉터 접촉 영역(13)의 형성과 동시에, 도 21의 p+ 소스 영역 및 드레인 영역(13')을 형성한다.

그 후, NMOS 트랜지스터의 도 9의 제조 공정과 병행적으로, 도 22에 도시한 바와 같이, 공통의 층간 절연막(6)을 형성한 후 도 9의 비트선 컨택트홀(14)의 형성과 동시에, 도 22의p+S/D 컨택트홀(14')을 형성한다.

그 후, NMOS 트랜지스터의 도 10의 제조 공정과 병행적으로, 도 23에 도시한 바와 같이, p+S/D 컨택트홀(14')이 개구한 공통의 레지스트 패턴(15)을 형성한 후, 이온 주입에 의해 도 10에서 에미터(5)를 형성하는 것과 동시에, 도 23에서는 접촉영역(20)을 형성한다. 이 레지스트 패턴(15)은, 메모리세부에서는 바이폴라 트랜지스터 형성용의 에미터 주입을 행하기 위한 레지스트 패턴이고, 주변부에서는 PMOS 트랜지스터 형성용의 p+SAC 주입(접촉을 오믹으로 하기 위한 주입)을 행하기 위한 레지스트 패턴이고, 양자는 겸용하여 공통적으로 이용된다.

또한, 이 때 도 23에 도시한 주변회로의 PMOS 트랜지스터의 접촉 영역(20)은, p+ 소스 영역 및 드레인 영역(13')에, 도 10 또는 도 17에 도시한 메모리부의 바이폴라 트랜지스터의 에미터(5)에의 불순물 주입과 동량의 불순물 주입이 행해지고 있다. 따라서, PMOS 트랜지스터의 접촉 영역(20)의 불순물 농도는, 이 PMOS 트랜지스터의 p소스 영역 및 드레인 영역(13')의 농도에, 메모리부에서의 바이폴라 트랜지스터의 에미터(5)의 농도를 가한 관계로 되어 있다.

그 후, NMOS 트랜지스터의 도 11의 제조 공정과 병행적으로, 도 24에 도시한 바와 같이, 도 11의 에미터 인출 전극(7)의 형성과 동시에, 도 24에서는 p+S/D 전극(7')을 형성한다.

이상과 같은 제조 방법에 의해, 메모리셀부에서 NMOS 트랜지스터 Q1 및 바이폴라 트랜지스터 Q5가 형성되는 것과 병행하여, 주변 회로부에서 PMOS 트랜지스터가 형성된다.

이상 설명한 바와 같이, 이 실시 형태에서는 메모리셀부에서 바이폴라 트랜지스터 형성을 위한 에미터(5)의 주입을, 주변 회로부에서의 PMOS 트랜지스터의 SAC 주입과 공통적으로 겸용할 수 있기 때문에, 공정의 증가를 초래하지 않아, 비용 저감이 된다.

또, 도 11(또는 도 18)의 에미터 인출 전극(7)과 같이, 도 24의 p+S/D 전극(7')으 알루미늄 등의 화합물의 금속이라도 폴리실리콘, 폴리사이드라도 좋다. 도한 p+S/D 전극(7')에 폴리실리콘, 폴리사이드를 이용하는 경우는, 폴리 실리콘으로 부터의 확산에 의해 접촉 영역(20)을 형성하여도 좋다.

또한, 이 실시 형태에서는, 메모리셀부에 NMOS 트랜지스터를 이용한 메모리셀과 PNP형 바이폴라 트랜지스터를 형성하고, 주변 회로부에 PMOS 트랜지스터를 동시 병행적으로 형성하는 경우에 대해 진술하였지만, 메모리셀부에 PMOS 트랜지스터를 이용한 메모리셀과 NPN형 바이폴라 트랜지스터를 형성하고, 주변 회로부에 NMOS 트랜지스터를 동시 병행적으로 형성하는 경우에도 마찬가지이다.

이상 설명한 바와 같이, 본 발명에 의하면 반도체 메모리에서 MOS 트랜지스터의 소스/드레인 영역과 바이폴라 트랜지스터의 베이스 영역을 공통적으로 하고, 또한 소스/드레인 영역에 대한 컨택트용 개공으로부터 에미터를 형성하여 바이폴라 트랜지스터를 형성한 반도체 기억 장치를 얻을 수 있다. 또한, 이에 따라 공정의 증가를 초래하지 않아 제조 비용의 저감을 꾀할 수 있다.

또한, 본 발명에 의한, MOS 트랜지스터의 소스/드레인 영역과 바이폴라 트랜지스터의 링크 베이스 영역을 공통적으로 형성하고 또한 바이포라 트랜지스터가 진성 베이스 영역을 갖는 반도체 기억 장치를 얻을 수 있다. 이에 따라, 바이폴라 트랜지스터의 특성의 안정을 꾀할 수 있다.

또한, 본 발명에 의하면, MOS 트랜지스터의 소스/드레인 영역이 얕게 형성되고, 바이폴라 트랜지스터의 진성 베이스 영역이 MOS 트랜지스터의 소스/드레인 영역보다 깊게 형성된 반도체 기억 장치를 얻을 수 있다. 이에 따라, 바이폴라 트랜지스터의 특성의 안정을 꾀할 수 있다.

또한, 본 발명에 의하면, MOS 트랜지스터가 SRAM 메모리셀의 억세스용 트랜지스터로서 형성되고, 바이폴라 트랜지스터가 MOS 트랜지스터의 비트선 컨택트용의 개구부에 형성된 반도체 기억 장치를 얻을 수 있다. 이에 따라, 반도체 메모리의 메모리셀 내에, 면적을 증가시키지 않고 바이폴라 트랜지스터를 형성한 반도체 기억 장치를 얻을 수 있다.

또한, 본 발명에 의하면, MOS 트랜지스터의 소스/드레인 영역의 한쪽을 n - 형으로 하고 다른쪽을 n+ 형으로 한 반도체 기억 장치를 얻을 수 있다. 이에 따라 MOS 트랜지스터의 미세화를 꾀할 수 있다.

또한, 본 발명에 의하면, MOS 트랜지스터의 소스/드레인 영역의 쌍방을 n - 형으로 한 반도체 기억 장치를 얻을 수 있다. 이에 따라 MOS 트랜지스터의 미세화를 꾀할 수 있다.

또한, 본 발명에 의하면, MOS 트랜지스터의 소스/드레인 영역 및 바이폴라 트랜지스터의 베이스 영역이 인을 주요 불순물로 하는 n-형인 반도체 기억 장치를 얻을 수 있다. 또한, 이에 따라 공정의 증가를 초래하지 않아 제조 비용의 저감을 꾀할 수 있다.

또한, 본 발명에 의하면, MOS 트랜지스터의 소스/드레인 영역 및 바이폴라 트랜지스터의 링크 베이스 영역에 공통의 주요 불순물과 바이폴라 트랜지스터의 진성 베이스 영역의 주요 불순물을 다르게 하여 특성이 안정된 반도체 기억장치를 얻을수 있다. 또한, 이에 따라 MOS 트랜지스터의 미세화를 꾀할 수 있다.

또한, 본 발명에 의하면, MOS 트랜지스터의 소스/드레인 영역 및 바이폴라 트랜지스터의 베이스 영역에 공통의 주요 불순물이 비소이고, 바이폴라 트랜지스터의 진성 베이스 영역의 주요 불순물이 인인 반도체 기억장치를 얻을수 있다. 또한, 이에 따라 MOS 트랜지스터의 미세화를 꾀할 수 있다.

또한, 본 발명에 의하면, CMOS 공정을 적용하는 경우에서, 한쪽의 도전형의 MOS 트랜지스터를 포함하는 메모리부에서 바이폴라 트랜지스터를 형성하기 위해서 에미터 주입을 행할 때, 주변부에서 다른쪽의 도전형의 MOS 트랜지스터를 형성하기 위한 불순물 주입을 행하고, 공통의 레지스트막을 겸용하여 동시에 실시 할 수 있으므로, 공정의 증가를 초래하지 않아 비용 저감을 꾀할 수 있다.

Claims

반도체 메모리부에서 반도체 영역의 주변에 채널 영역이 형성되고, 상기 채널 영역을 사이에 두고 대향하는 소스/드레인 영역을 갖는 MOS 트랜지스터와, 상기 소스/드레인 영역에 대한 컨택트용 개구부로부터 에미터가 형성되고, 상기 소스/드레인 영역과 공통의 영역을 베이스 영역으로 하고, 상기 반도체 영역을 콜렉터 영역으로 하는 바이폴라 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 바이폴라 트랜지스터의 상기 에미터와 상기 콜렉터와의 사이에 상기 베이스 영역보다 깊게 형성된 진성 베이스 영역을 구비한 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 상기 바이폴라 트래지스터의 상기 에미터 영역이, 상기 MOS 트랜지스터와는 역도전형인 다른 MOS 트랜지스터의 소스/드레인 영역의 컨택트층과 동시에 형성된 것을 특징으로 하는 반도체 기억 장치.