KR940005891B1 - 반도체기억장치 및 그 제조방법 - Google Patents

반도체기억장치 및 그 제조방법 Download PDF

Info

Publication number
KR940005891B1
KR940005891B1 KR1019910003842A KR910003842A KR940005891B1 KR 940005891 B1 KR940005891 B1 KR 940005891B1 KR 1019910003842 A KR1019910003842 A KR 1019910003842A KR 910003842 A KR910003842 A KR 910003842A KR 940005891 B1 KR940005891 B1 KR 940005891B1
Authority
KR
South Korea
Prior art keywords
well region
region
semiconductor substrate
main surface
substrate
Prior art date
Application number
KR1019910003842A
Other languages
English (en)
Other versions
KR910020820A (ko
Inventor
지징 오구무라
히데아끼 아리마
지히로 오구히라
Original Assignee
미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시 뎅끼 가부시끼가이샤, 시기 모리야 filed Critical 미쓰비시 뎅끼 가부시끼가이샤
Publication of KR910020820A publication Critical patent/KR910020820A/ko
Application granted granted Critical
Publication of KR940005891B1 publication Critical patent/KR940005891B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

내용 없음.

Description

반도체기억장치 및 그 제조방법
제 1 도는 이 발명의 한 실시예에 의한 DRAM의 단면구조도이다.
제2a도, 제2b도, 제2c도, 제2d도, 제2f도, 제2g도 및 제2h도는, 제 1 도에 표시되는 DRAM의 제조공정 단면도이다.
제 3 도는 종래의 확산형의 웰구조를 가지는 반도체기억장치의 단면구조모식도이다.
제4a도, 제4b도, 제4c도, 제4d도, 제4e도 및 제4f도는, 제 3 도에 표시되는 반도체기억장치의 제조공정단면도이다.
제 5 도는 제 3 도의 반도체 반도체기억장치의 평면구조도이다.
제 6 도는 웰구조에 기인하는 MOS트랜지스터의 채널폭과 스레숄드전압의 관계를 표시하는 상관도이다.
제 7 도는 확산형의 웰구조의 불순물 농도분포를 표시하는 농도분포도이다.
제 8 도는 종래의 레트로ㆍ그레이드ㆍ웰구조를 가지는 반도체 기억장치의 단면구조모식도이다.
제9a도, 제9b도, 제9c도, 제 8 도에 표시되는 반도체 기억장치의 제조공정단면도이다.
제10도는 레트로ㆍ그레이드ㆍ웰구조의 불순물농도분포를 표시하는 농도분포도이다.
제11a도는 소자간 분리막의 분리폭과 분리막두께와의 상관관계도이다.
제11b도는 LOCOS에 의한 소자간 분리막의 주요한 제조공정을 표시하는 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 실리콘기판 2 : 확산형 p웰영역
3 : 확산형 n웰영역 4 : 레트로ㆍ그레이드 p웰영역
5 : 레트로ㆍ그레이드 n웰영역 6 : nMOS트랜지스터
7 : pMOS트랜지스터 8, 8a, 8b : 필드산화막
15 : 인(p)이온
16 : 보론이온을 표시하고 있다. 또한 도면중 동일부호는 동일 또는 상당부분을 표시한다.
이 발명은 반도체기판중에 형성되는 다른 불순물농도분포를 가지는 웰구조개선에 관하는 것이다. 제 3 도는 종래의 반도체기억장치에 사용되는 웰구조를 표시한 단면구조도이다. p형실리콘기판(1)의 표면영역에는 서로다른 도전형의 p웰(2)과 n웰(3)과가 형성되어 있다. 각각의 웰영역(2, 3)의 표면상의 소정영역에는 소자간분리를 위한 필드산화막(8)이 형성되어 있다. 또 필드산화막(8)의 아래쪽에 채널스톱퍼(26)가 형성되어있다.
제 3 도에 표시하는 웰은 열확산프로세스를 사용하여 형성된 소위 확산형의 웰구조를 가지고 있다. 그리고 p웰영역(2)의 표면상에는 nMOS트랜지스터(6)가 형성되어 있으며 또 n웰영역(3)의 표면상에는 pMOS트랜지스터(7)가 형성되어 있다. 또한 도면중에는 한개의 트랜지스터만이 표시되어 있으나, 이것은 예시에 지나지 않고 실제에는 복수의 트랜지스터 및 기타의 기능소자가 형성되어 있다. nMOS트랜지스터(6)는 게이트전극(27)과, 한쌍의 n형소스ㆍ드레인영역(25, 25)을 가지고 있다. 또 pMOS트랜지스터(7)은 게이트전극(27)과 한쌍의 p형소스ㆍ드레인영역(24, 24)과를 가지고 있다.
다음에 제 3 도에 표시된 웰구조의 제조방법에 관하여 설명한다. 제4a도 내지 제4f도는, 제 3 도의 웰구조의 제조공정 단면도이다.
우선 제4a도에 표시하는 바와같이 p형실리콘기판(1) 표면상에 질화막(10) 및 레지스트(11a)를 퇴적한후 소정형상으로 패터닝한다. 그리고 패터닝된 레지스트(11a)를 마스크로하여 인(p)등의 n형불순물이온(15)을 실리콘기판(1)표면에 이온주입한다.
다음에 제4b도 표시하는 바와같이 질화막(10)을 마스크로 하여 열산화법에 의하여 n웰영역의 표면에 두꺼운 LOCOS(Local Oxidation of Silicon)산화막(9)이 형성된다.
다시금 제4c도에 표시하는 바와같이 LOCOS산화막(9)의 표면상을 레지스트(11b)로 덮은후 레지스트(11b)를 마스크로 하여 실리콘기판(1)의 표면에 보론(B)등의 p형불순물이온(16)을 이온주입한다.
다시금 제4d도에 표시하는 바와같이 1100℃∼1200℃에서 수시간처리를 시행하여 불순물을 열확산 시키는 것에 의하여 n웰 및 p웰영역(3, 2)가 형성된다. 그후 LOCOS산화막(9)을 제거한다.
다시금 제4e도에 표시하는 바와같이 실리콘기판(1) 표면상에 질화막(10) 및 레지스트(11C)를 형성한후 패터닝하여 필드산하막을 형성하여야할 영역만을 개구한다. 그리고 다시금 n웰로 되어야할 영역에만 새롭게 레지스트패턴을 형성하여 이것을 마스크로 하여 실리콘기판(1) 표면에 웰영역(2)과 마찬가지의 도전형의 불순물이온(17)을 도입한다.
그후 제4f도에 표시하는 바와같이 질화막(10)을 마스크로한 열산화처리를 시행하여 필드산화막(8) 및 채널스톱퍼(26)를 형성한다. 그런데 상기의 확산형 웰구조는 소위 좁은채널효과가 발생한다는 결점을 가지고 있다.
제 5 도는 좁은채널효과를 설명하기 위한 평면구조도이다. 제 3 도 및 제 5 도를 참조하여 필드산화막(8)의 아래쪽에는 p웰영역에만 고농도의 p+채널스톱퍼(26)가 형성되어 있다. 채널스톱퍼(26)는 p웰영역(2)의 표면상에 MOS트랜지스터(6)를 형성하는 공정에 있어서 가하여지는 열의 영향에 의하여 확산하고 MOS트랜지스터(6)의 채너리영역에 물들여져 비쳐나온다. 그러므로 MOS트랜지스터(6)의 실효채널폭(W)이 감소하고 또 평균효과로서 기판의 농도가 실효적으로 상승한다. 이와같은 좁읍은 채널효과는 트랜지스터의 구동전류를 저하시키거나 혹은 스레숄드전압을 상승시킨다.
제 6 도는 트랜지스터의 채널폭과 스레숄드전압과의 관계를 표시하는 상관도이다. 도면중에 표시되는 바와 같이 확산형의 웰영역에 형성되는 MOS트랜지스터는 채널폭이 0.8μm이하로되면 스레숄드전압(VTH)이 급격하게 상승하고 있는 것을 알 수 있다. 또 확산형의 웰구조에서는 그 표면상에 형성되는 MOS트랜지스터의 스레숄드전압(VTH)을 낮게 설정하는 것이 곤난하다는 경향이 있다.
제 7 도는 확산방법에 의하여 형성된 웰의기판 깊이방향의 불순물농도분포를 표시하는 불순물농도 분포도이다. 도시되는 바와같이 불순물농도는 기판표면에서 기판의 깊이방향에 대하여 원활하게 변화하는 분포를 표시하고 있다. 이경우 기관표면 근방에 있어서 채널도프가 행하여지면 기판농도가 상승하고 그 표면에 형성되는 트랜지스터의 스레숄드전압(VTH)이 상승한다. 스레숄드전압(VTH)이 상승하면 트랜지스터의 구동전류가 감소한다. 또 기관표면에 불순물의 고농도분포가 형성되면 이 표면에 있어서의 불순물산란이 생기기쉽게 되고 다시금 소스드레인과 기판과의 접합용량이 증대하고 이것에 의하여서도 트랜지스터의 구동전류가 감소하고 다시금 고속성이 저하한다.
상기와 같은 확산형의 웰구조의 결점을 해소하는 구조로서 레트로ㆍ그레이드ㆍ웰구조가 있다.
제 8 도는 이 레트로ㆍ그레이드ㆍ웰구조를 표시하는 단면구조도이다. 즉 p형실리콘기관(1)표면에 형성된 p웰영역(2) 및 n웰영역(3)은 각각 고에너지 이온주입법을 사용하여 설정된 소정의 농도분포를 가지고 있다. 아래에 이 레트로ㆍ그레이드ㆍ웰구조의 제조공정에 관하며 설명한다.
제9a도 내지 제9c도는 레트로ㆍ그레이드ㆍ웰구조의 제조공정 단면도이다.
우선 제9a도에 표시하는 바와같이 실리콘기관(1)표면의 소정위치에 LOCOS법을 사용하여 필드산화막(8a, 8b)을 형성한다. 그후 p웰영역(2)을 형성하여야할 영역에 레지스트패턴(11a)을 피복한다. 그리고 소정의 주입에너지로 인등의 n형불순물이온(16)을 이온주입하고 실리콘기판(1)중의 깊은위치에 제 1 의 불순물 농도영역(3a)을 형성한다.
다음에 제9b도에 표시하는 바와같이 제 2 회째의 이온주입을 행하고 필드산화막(8a, 8b)의 아래쪽에 고농도영역이 위치하도록 제 2 의 불순물농도영역(3b)을 형성한다.
다시금 제9c도에 표시하는 바와같이 제 3 회째의 이온주입을 행하는 기판표면에 소정농도의 제 3 불순물농도영역(3C)를 형성한다.
이상의 이온주입 공정에 의하여 소정의 불순물농도분포를 가지는 n웰영역(3)이 형성된다. 또한 P웰영역(2)도 상기와 마찬가지의 방법을 사용하여 형성된다. 이상의 공정에 의하여 형성된 레트로ㆍ그레이드ㆍ웰영역의 불순물농도분포가 제10도에 표시된다.
제10도를 참조하여 이 레트로ㆍ그레이드ㆍ웰구조의 특징은, 웰영역의 기판깊이방향에 있어서의 각각 소정의 작용을 이루는 불순물농도분포를 형성한 수가 있는 것이다. 즉 기판의 깊은위치에 형성되는 제 3 의 불순물농도영역(3c)은 소위 래치업현상의 방지에 유효하다. 또 중간의 깊이에 위치하는 제 2 의 불순물농도영역(3b)은 소자분리용의 채널스톱영역으로서 작용한다. 또 기판표면가까이에 형성되는 제 1 의 불순물농도영역(3a)은 펀치스루현상의 발생을 억제하고 혹은 트랜지스터의 스레숄드전압(VTH)의 제어를 행한다.
이와같이 최적화된 농도분포를 가지는 웰구조에서는 상기한 확산형의 웰에서 생기는 것같은 좁은 채널효과나 혹은 스레숄드전압이 상승이라는 문제를 해소할 수가 있다. 그런데 이 레트로ㆍ그레이드ㆍ웰구조를 기판전면에 걸쳐서 채용하고자할 경우에는 다음과 같은 새로운 문제가 생겼다. 즉 1칩상에 형성되는 반도체 집적회로장치에 있어서는 각종의 회로의 구성소자에 요구되는 기능이 다른 경우가 있다. 예를들면 DRAM에 있어서는 기억영역으로되는 메모리셀부에서는 트랜지스터등의 소자구조를 미세화하여 집적도를 향상시킬 필요가 있다. 그러므로 트랜지스터구조는 미세화되고 그 소자간 분리영역도 마찬가지로 미세화된다.
이것에 대하여 그 주변회로에서는 상대적으로 미세화 혹은 집적화의 요구는 낮고 오히려 소자의 고속응답성이 중시된다. 그러므로 트랜지스터구조에 있어서도 비교적 큰 채널폭을 확보하도록 구성된다. 따라서 배치스페이스에도 메모리셀에 비하여 여유가 있으며 소자간 분리영역도 상대적으로 넓은 영역이 취하여진다.
상기와 같이 소자간 분리용의 절연막으로서는 LOCOS법에 의하여 형성되는 열산화막이 사용된다. 이 열산화막을 기판표면에 뻗은 산화막의 폭(이하 분리폭이라고 칭항)에 의존하여 그 막두께가 다르게 형성된다.
이 상태를 제11a도 및 제11b도에 표시한다. 제11b도는 LOCOS법에 의하여 형성되는 필드분리막(8)의 분리폭과 막두께의 관계를 설명하기 위한 모식도이다. 제11b도(a)에 있어서, 실리콘기판(1)표면상에 패터닝된 질화막(10)의 개구폭(1)이 필드분리막의 분리폭을 규정하게 된다. 이 질화막(10)을 마스크로 하여 실리콘기판(1)표면을 열산화처리한다. 이것에 의하여 제11b도(b)에 표시하는 바와같이 막두께(t)의 필드분리막(8)이 형성된다. 이 필드분리막(8)의 폭은 상기의 분리폭보다 소위 바즈비크가 형성되는 몫만큼 넓게 형성된다. 그러고 상기의 분리폭(1)과 형성되는 산화막의 막두께(t)와의 관계가 제11a도에 표시되어 있다. 이 도면에서 명백한 것과 같이 분리폭(1)이 작게되면 그 막두께(t)도 작게되는 관계가 있다.
또다시 제 8 도를 참조하여 예를들면 메모리 셀 어레이에 형성되는 경우에는 필드분리막(8b)의 분리폭(1)은 상대적으로 좁고 또 주변회로에 형성되는 필드분리막(8b)의 분리폭(1)은 상대적으로 넓게 형성된다. 따라서 양자의 막두께는 서로다르게 형성된다. 이 필드분리막(8a, 8b)의 막두께가 다르게 되는 것에 의하여 좋지않은 상태가 발생된다. 즉 제9b도를 참조하여 제 2 회째의 이온주입에 의하여 필드분리막(8a, 8b)의 하면에 접하도록 제 2 의 불순물농도영역(3b)이 형성된다. 그런데 막두께가 두꺼운 필드분리막(8a)의 하부에 제 2 의 불순물농도영역(3b)를 형성할 수 있도록 이온주입 에너지를 설정하면 막두께가 얇은 필드분리막(8b)의 하부에서는 필드분리산화막(8b)의 하부보다 더욱깊은 위치에 이 제 2 의 불순물농도영역(3b)이 형성되고 채널스톱퍼로서의 작용을 수행할 수 없게 된다. 또 역으로 막두께가 얇은 필드분리막(8b)에 대하여 제 2 회째의 이온주입의 에너지를 최적화하면 막두께가 두꺼운 필드분리막(8a)에 있어서는 채널스톱퍼가 형성되지 않는 좋지않은 상태가 생긴다.
따라서 이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것이며, 복수의 기능을 하는 반도체기억장치의 소정회로영역에 응하여 최적화된 불순물농도분포를 가지는 웰구조를 구비한 반도체기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
청구항 1에 관한 반도체기억장치는 주표면을 가지는 반도체기판과 반도체기판의 주표면중에 형성되고 반도체기판의 주표면으로부터 기판깊이 방향에 대하여 단계적으로 설정된 불순물농도분포를 가지는 제 1 웰영역과, 제 1 웰영역과는 독립하여 반도체기판의 주표면중에 형성되고 반도체기판의 주표면으로부터 기판깊이 방향에 대하여 단조롭게 변화하는 불순물농도분포를 가지는 제 2 의 웰영역과를 구비하고 있다.
청구항 2에 관한 반도체기억장치는 상기에 대하여 다시금기억정보를 축적하는 최소단위의 메모리셀이 복수개 배열된 메모리셀부와 이 메모리셀부에 접속되어 기억정보의 기록ㆍ판독을 위한 액세스동작을 행하는 회로부와를 포함하는 메모리셀어레이와 메모리셀어레이와 외부회로와의 사이에 개재하여 소정의 회로동작을 행하는 주변회로부와를 구비하고 있다. 그리고 메모리셀어레이는 제 1웰영역의 표면에 형성되고 또 주변회로부는 제 2 웰영역의 표면에 형성되어 있는 것을 특징으로 하고 있다.
청구항 3에 관한 반도체기억장치는 주표면을 가지는 반도체기관과 반도체기판의 주표면중에 형성되고 반도체기판의 주표면으로부터 기판깊이 방향에 대하여 단계적으로 설정된 불순물농도분포를 가지는 제 1웰영역과 제 1 웰영역과 독립하여 반도체기판의 주표면중에 형성되고 반도체기판의 주표면으로부터 기판깊이 방향에 대하여 단조롭게 변화하는 불순물 농도분포를 가지는 제 2 웰영역과 제 1 웰영역의 표면상의 소정영역으로 형성되고 형성을 위한 마스크층에 의하여 실질적으로 규정된 분리폭이 0.6μm이하의 소자분리를 위한 제 1 절연분리층과 제 2 웰영역의 표면상의 소정역에 형성되고 분리 폭이 0.6μm이상의 제 2 절연분리층과들 구비한 것을 특징으로 하고 있다.
청구항 4에 관한 반도체기억장치는 주표면을 가지는 반도체기판과 반도체기판의 주표면중에 형성되어 반도체기판의 주표면으로부터 기판깊이방향에 대하여 단계적으로 설정된 불순물 농도분포를 가지는 제 1웰영역자 제 1 웰영역과는 독립하여 반도체 기관의 주표면중에 형성되고 반도체기판의 주표면으로부터 기판깊이 방향에 대하여 단조롭게 변화하는 불순물농도분포를 가지는 제 2 웰영역과 제 1 웰영역의 표면상에 형성된 0.8μm이하의 채널폭을 가지는 제1MOS트랜지스터와, 제 2 웰영역의 표면상에 형성된 0.8μm이상의 채널폭을 가지는 제2MOS트랜지스터와를 구비한 것을 특징으로 하고 있다.
청구항 5에 관한 반도체기억장치의 제조방법은 반도체기판의 주표면상의 제 1 의 소자형성영역과 제 2 의 소자형성영역의 각각에 제 1 도전형의 제 1 웰영역과 제 2 도전형의 제 2 웰영역을 가지는 반도체기억장치는 제조방법이고 아래의 공정을 구비한다.
(a). 반도체기판의 주표면상에 제 1 의 소자형성영역내의 제 1 웰영역으로 되어야할 영역에만 개구를 가지는 레지스트 패턴을 형성하는 공정.
(b). 레지스트패턴을 마스크로 하여 반도체기판중에 제 1 도전형의 불순물을 도입하는 고정.
(c). 제 1 의 소자형성영역내의 제 1 웰영역으로 되어야할 영역상 및 제 2 의 소자형성영역상을 레지스트로 덮은후 반도체기판중에 제 2 도전형의 불순물을 도입하는 공정.
(d). 열처리를 시행하고 반도체기판중에 도입된 불순물을 확산시켜서 제 1 의 소자형성영역내에 제 1 도전형의 제 1 웰영역과 제 2 도전형의 제 2 웰영역과를 형성하는 공정.
(e). 제 1 의 소자형성영역상 및 제 2 의 소자형성영역내의 제 2 웰영역으로 되어야 할 영역상을 레지스트로 덮은후 복수회의 이온주입을 행하고 소정의 불순물농도분포를 가지는 제 1 도전형의 제 1 웰영역을 형성하는 공정.
(f). 제 1 의 소자형성영역상 및 제 2 의 소자형성영역내의 제 1 웰영역상을 레지스트로 덮은후 복수회의 이온주입을 행하고 소정의 불순물농도분포를 가지는 제 2 도전형의 제 2 웰영역을 구성하는 공정.
이 발명에 있어서는, 한개의 반도체기판상에 농도분포의 최적화가 가능한 레트로ㆍ그레이드ㆍ웰영역과 소자간 분리특성이 뛰어난 확산형의 웰영역과를 병설하고 있다. 레트로ㆍ그레이드ㆍ웰영역에 형성된 MOS트랜지스터나 혹은 메모리셀어레이에서는 좁은채널효과등이 생기는 일없이 고집적화가 가능하게 된다. 또 확산형의 웰영역에 형성된 MOS트랜지스터 혹은 주변회로에서는 확실한 소자분리가 행하여진다.
[실시예]
아래에 이 발명의 한 실시예에 관하여 도면을 사용하여 설명한다.
제 1 도는 이 발명에 의한 웰구조를 가지는 DRAM의 단면구조를 모식적으로 표시한 단면구조도이다.
다시금 제 1 도에는 DRAM의 주변회로부와 메모리셀 어레이부와가 모식적으로 표시하고 있다. 또한 메모리셀 어레이부란, 메모리셀, 로우디코더, 컬럼디코더, I/O게이트, 센스앰프등을 포함하는 회로영역을 포함하고 있으며 주변회로부는 인프트/아웃프트버퍼, 프리앰프/메인앰프, 클럭발생회로 등의 회로를 포함하고 있다. 이 양자의 구별을 트랜지스터 구조로 요구되는 조건으로부터 설명하면 메모리셀어레이에 포함되는 MOS트랜지스터는 미세화 구조를 가지고 있고 집적도의 향상을 도모하는 것이 요구된다. 또 주변회로에 포함되는 MOS트랜지스터에서는 충분한 구동전류를 확보하고 고속응답성이 뛰어나는 소자구조가 요구된다.
따라서 일반적으로는 메모리셀어레이부의 MOS트랜지스터를 주변회로에 포함되는 MOS트랜지스터의 구조에 비하여 축소화되어 있다.
이와같은 전체조건하에 2가지의 타입의 n웰영역이 나누어 사용되고 있다. 즉 메모리셀어레이에 있어서는 상기의 레트로ㆍ그레이드ㆍp웰영역(4) 및 n웰영역(5)이 사용되고 있다. 또 주변회로부에 있어서는 확산형의 n웰영역(2) 및 p웰영역(3)이 사용되고 있다. 그리고 레트로ㆍ그레이드ㆍ웰영역(4, 5)의 불순물농도분포는 제10도에 표시되는 것과 동등의 분포를 가지고 있다.
다음에 제조방법에 관하여 설명한다.
제2a도 내지 제2h도는 제 1 도에 표시되는 DRAM의 제조공정을 차례로 표시한 제조공정단면도이다.
우선 제2a도를 참조하여 p형실리콘기판(1)의 표면상에 질화막(10) 및 레지스터(11a)를 형성하고 소정의 형성에 패터닝된다. 이것에 의하여 주변회로의 n웰영역(2)로 되어야 할 부분만에 개구가 형성된다. 그리고 이 레지스트패턴(11a)를 마스크로하여 인이온(15)을 주입에너지 60∼200KeV, 도즈양 1.0 ×1012∼1.0 ×1014cm-2로 기판중에 이온주입한다.
다음에 제2b도를 참조하여 질화막(10)을 마스크로하여 실리콘기판(1)표면을 열산화하여 LOCOS산화막(9)을 형성한다. 그후 질화막(10)을 제거한다.
다시금 제2c도를 참조하여 LOCOS산화막(9)에 덮혀진 n웰영역(2)로 되어야할 영역상 및 메모리셀어레이영역으로 되어야 할 실리콘기판(1) 표면상을 레지스트(11b)로 덮는다. 그리고 레지스트(11b)를 마스크로하여 주입에너지 40∼450keV, 도즈량 1.0 ×1012∼1.014cm-2으로 보론이온(16)을 실리콘기판(1)표면에 이온주입한다.
다시금 제2d도를 참조하여 레지스트(11b)를 제거한후 온도 1100∼1200℃에서 수시간열처리를 시행하여 주변회로영역의 실리콘기관(1) 표면에 주입된 인이온 혹은 보론이온을 기판중에 깊게 확산시킨다. 이것에 의하여 n웰영역(2) 및 p웰영역(2)이 형성된다. 이 영역이 확산형의 웰영역을 구성한다.
다시금 제2e도를 참조하여 재차 실리콘기판(1) 표면상에 질화막(10) 및 레지스트(11C)를 형성하고 다시금 p웰(3)만 빠진 레지스트패턴을 새롭게 형성하고 소정의 영역에 채널 스톱퍼형성용의 개구부를 형성한다. 그리고 이것들의 레지스트를 마스크로하여 보론이온(17)을 실리콘기판중에 주입한다.
그후 제2f도를 참조하여 질화막(10)을 마스크로하여 열산화처리를 시행하고 소정의 위치에 필드산화막(8a, 8b)을 형성한다. 이 열산화법에 의한 필드산화막 형성공정은 주변회로 및 메모리셀어레이에 있어서 동시에 행할 수가 있다. 필드산화막의 분리폭은 주변회로에 있어서 넓고 또 메모리셀어레이에 있어서 좁게 설정된다. 따라서 그 막두께도 주변회로부에 있어서 두껍게 메모리셀어레이에 있어서 얇게 형성된다.
다시금 제2g도를 참조하여 질화막(10)을 제거한후 주변회로부의 기판표면상 및 메모리셀어레이부의 n웰영역(5)로 되어야 할 영역상을 레지스트(11d)로 덮는다. 그리고 레지스트(11d)를 마스크로 하여 p웰영역(4)로 되어야할 영역에 불순물이온의 이온주입이 행하여진다. 이 이온주입은 레트로ㆍ그레이드웰을 구성하기 위하여 3회의 이온주입공정으로 누어저서 행하여진다.
우선 제 1회째의 이온주입은 주입에너지 500∼1000keV, 도즈량 1.0 ×10l3∼1.0 ×1014cm-2의 조건으로 보론이온(18)을 기판의 깊은위치에 주입한다.
이것은 제10도에 표시하는 래치업방지용의 제 1 의 불순물농도영역(3C)를 형성하기 위하여 행하여진다.
다음에 주입에너지 120∼20keV, 도즈량 2.0∼8.0 ×1012cm-2의 조건으로 제 2 회째의 보론이온주입이 행하여진다. 이 주입에 의하여 제 2 의 불순물농도영역(3b)이 채널스톱퍼로서 필드산화막(8b)의 하면에 형성된다.
다시금 제 3 회째로서 주입에서 20∼50keV, 도즈량 1.0 ×1011∼1.0 ×1013cm-2의 조건으로 보론이온이 이온주입된다. 이것에 의하여 제 3 의 불순물농도영역(3a)이 형성된다. 이 영역은 트랜지스터를 펀치스루 방지하고 혹은 스레숄드전압을 최적지로 설정한다.
다시금 제2h도를 참조하여 레지스트(11d)를 제거한후 재차 주변회로영역의 실리콘기판 표면상 및 메모리셀어레이영역의 p웰영역(4) 표면상을 레지스트(11e)로 덮는다. 그리고 이 레지스트(11e)를 미스크로 하여 n웰영역(5)로 되어야 할 실리콘기판(1)의 영역에 4회의 이온주입이 행하여진다.
제 1 의 이온주입은 주입에너지 1.0∼1.5MeV, 도즈량 1.0 ×1013∼1.0 ×1014cm-2로 인이온(19)을 기판의 깊은 위치에 주입한다.
제 2 회째의 이온주입은 주입에너지 350∼500KeV, 도즈량 2.0∼8.0 ×1012cm-2로 이온주입한다.
제 3 회째의 이온주입은 주입에너지 120∼200KeV, 도즈량 2.0∼8.0 ×1012cm-2로 인이온이 기판표면에 이온주입된다.
다시금 제 4 회째의 이온주입으로서 주입에너지 20∼50KeV, 도즈량 1.0 ×1011∼1.0 ×1013cm-2로 보론이온을 카운터도즈한다. 그후 레지스트(11e)를 제거한다. 그후 온도 900∼1000℃에서 30∼60분간정도 열처리가 시행되는 일도 있다. 이 단계에서 p웰(4) 및 N웰(5)이 형성된다. 이후에 주변회로부 및 메모리셀어레이부에서는 각 웰영역의 표면상에 MOS트랜지스터등의 기능소자가 형성된다.
또한 상기 실시예에 있어서는 메모리셀어레이의 웰영역을 3회의 이온주입공정을 사용한 레트로ㆍ그레이드ㆍ웰구조로 하였으나 이온주입공정은 3회에 한정되지 않고 소정의 불순물농도분포를 형성할 수 있도록 여러가지의 조건으로 이온주입을 행하여도 좋다.
또 상기의 DRAM에 있어서 웰구조의 분간은 메모리셀어레이과 주변회로부와의 사이의 기능에 의거하여 분할하였으나 분간하는 다른기준으로서 소자분리용의 분리산화막의 분리폭을 기준으로할 경우 혹은 웰영역상에 형성되는 트랜지스터의 채널폭을 기준으로할 경우가 고려된다. 소자간 분리막의 분리폭을 기준으로할 경우 제11a도를 참조하여 예를들면 분리폭(1)을 0.6μm로 나눌수가 있다. 즉 분리폭(1) 0.6μm이하의 영역에는 레트로ㆍ그레이드웰구조를 적용하고 좁은 채널효과의 발생을 억제하고 미세구조의 MOS트랜지스터를 형성가능하게 한다.
또 분리폭(1)가 0.6μm이상 확보할 수 있는 영역에서는 확산형의 웰구조를 사용하여 상대적인 채널폭이 큰 MOS트랜지스터를 구성하고 또한 확실한 소자간분리를 실현한 수가 있다. 또 MOS트랜지스터의 채널폭을 기준으로 할 경우에는 제 6 도에 표시하는 바와같이 채널폭이 0.8μm이하의 경우에는 레트로ㆍ그레이드ㆍ웰구조를 채용하고 스레숄드전압(VTH)의 상승을 억제할 수가 있다. 또 채널폭이 0-8μm이상의 영역에는 확산형의 웰구조를 사용할 수가 있다.
이와같이 이 발명에 의한 반도체 기억장치에 있어서는 예를들면 상대적으로 채널폭이 큰 MOS트랜지스터를 포함하는 주변회로부에 확산형의 웰구조를 적용하고 미세화구조를 가지는 MOS트랜지스터를 포함하는 메모리셀어레이에 대하여 레트로ㆍ그레이드ㆍ웰구조를 적용하는 것에 의하여 각각의 웰구조 가지는 결정을 보완하고 좁은 채널효과의 방지 혹은 소자간 분리구조의 개선이 도모된 반도체기억장치를 실현할 수 있다.
또 그 제조방법에 있어서는 개개의 공지의 기술을 이용하여 한개의 기판상에 확산형과 레트로ㆍ그레이드형의 다른구조의 웰영역을 형성할 수가 있다.

Claims (5)

  1. 주표면을 가지는 반도체기판과, 상기 반도체기판의 주표면중에 형성되고 상기 반도체기판의 주표면으로부터 기판깊이방향에 대하여 단계적으로 설정된 불순물농도분포를 가지는 제 1 웰영역과, 상기 제 1 웰영역과는 독립하여 상기 반도체기판의 주표면중에 형성되고, 상기 반도체기판의 주표면으로부터 기판깊이 방향에 대하여 단조롭게 변화하는 불순물농도분포를 가지는 제 2웰영역과를 구비한 반도체기억장치.
  2. 주표면을 가지는 반도체기판과, 상기 반도체기판의 주표면중에 형성되고, 상기 반도체기판의 주표면으로부터 기판깊이 방향에 대하여 단계적으로 설정된 불순물농도분포를 가지는 제 1웰영역과, 상기 제 1 웰영역과는 독립하여 상기 반도체기판의 주표면중에 형성되고 상기 반도체기판의 주표면으로부터 기판깊이방향에 대하여 단조롭게 변화하는 불순물농도분포를 가지는 제 2 웰영역과, 기억정보를 축적하는 최소단위의 메모리셀이 복수배열된 메모리셀부와, 이 메모리셀부에 접속되어 기록정보의 기록, 판독을 위한 액세스동작을 행하는 회로부와를 포함하는 메모셀어레이와, 상기 메모리셀어레이와 외부회로와의 사이에 개재하고 소정의회로동작을 행하는 주변회로부와를 구비하고, 상기 메모리셀어레이는 상기 제 1웰영역의 표면에 형성되고, 상기 주변회로부는 상기 제 2 웰영역의 표면에 형성되어 있는 반도체 기억장치.
  3. 주표면을 가지는 반도체기판과, 상기 반도체기판의 주표면중에 형성되고 상기 반도체기판의 주표면으로부터 기판깊이방향에 대하여 단계적으로 설정된 불순물농도분포를 가지는 제 1 웰영역과, 상기 제 1 웰영역과는 독립하여 상기 반도체기판의 표면중에 형성되고, 상기 반도체기판의 주표면으로부터 기판깊이방향에 대하여 단조롭게 변화하는 불순물농도분포를 가지는 제 2 웰영역과, 상기 제 1 웰영역의 표면상의 소정영역에 형성되고 형성을 위한 마스크층에 의하여 실질적으로 규정된 분리폭이 0.6μm이하의 소자분리를 위한 제 1 절연분리층과, 상기 제 2 웰영역의 표면상의 소정영역에 형성되고, 상기 분리폭이 0.6μm이상의 제 2 절연분리층과를 구비한 반도체 기억장치.
  4. 주표면을 가지는 반도체기판과, 상기 반도체기판의 주표면중에 형성되고 상기 반도체기판의 주표면으로부터 기판깊이 방향에 대하여 단계적으로 설정된 불순물농도분포를 가지는 제 1 웰영역과, 상기 제 1 웰영역과는 독립하여 상기 반도체기판의 표면중에 형성되고 상기 반도체기판의 주표면으로부터 기판깊이방향에 대하여 단조롭게 변화하는 불순물농도분포를 가지는 제 2 웰영역과, 상기 제 1웰영역의 표면상에 형성된 0.8μm이하의 채널폭을 가지는 제1MOS트랜지스터와, 상기 제 2 웰영역의 표면상에 형성된 0.8μm이상의 채널폭을 가지는 제2MOS트랜지스터와를 구비한 반도체기억장치.
  5. 반도체기판의 주표면에 형성되는 제 1 의 소자형성영역과 제 2 의 소자형성영역의 각각에 제 1 도전형의 제 1 웰영역과 제 2 도전형의 제 2 웰영역을 가지는 반도체기억장치의 제조방법이고, 상기 반도체기판의 주표면상에 상기 제 1 의 소자형성영역내의 상기 제 1 웰영역으로 되어야 할 영역에만 개구를 가지는 레지스트패턴을 형성하는 공정과, 상기 레지스트패턴을 마스크로하여 상기 반도체기판중에 제 1 도전형의 불순물을 도입하는 공정과, 상기 제 1 의 소자형성영역내의 제 1 웰영역으로 되어야 할 영역상 및 상기 제 2 소자형성영역상을 레지스트로 덮은후 반도체기판중에 제 2 도전형의 불순물을 도입하는 공정과, 열처리를 시행하여 상기 반도체기판중에 도입된 상기 불순물을 확산시켜서 상기 제 1 의 소자형성영역내에 제 1 도전형의 제 1 웰영역과 제 2 도전형의 웰영역과를 형성하는 공정과, 상기 제 1 의 소자형성영역상 및 상기 제 2의 소자형성영역내의 상기 제 2 웰영역으로 되어야할 영역상을 레지스트로 덮은후 복수회의 이온주입을 행하고 소정의 불순물 농도분포를 가지는 제 1 도전형의 제 1 웰영역을 형성하는 공정과, 상기 제 1 의 소자형성영역상 및 상기 제 2 의 소자형성영역내의 상기 제 1 웰영역상을 레지스트로 덮은후 복수회의 이온주입을 행하고 소정의 불순물농도분포를 가지는 제 2 도전형의 제 2 웰영역을 형성하는 공정과를 구비한, 반도체기억장치의 제조방법.
KR1019910003842A 1990-05-02 1991-03-11 반도체기억장치 및 그 제조방법 KR940005891B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2-116276 1990-05-02
JP2116276A JPH0824171B2 (ja) 1990-05-02 1990-05-02 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR910020820A KR910020820A (ko) 1991-12-20
KR940005891B1 true KR940005891B1 (ko) 1994-06-24

Family

ID=14683068

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910003842A KR940005891B1 (ko) 1990-05-02 1991-03-11 반도체기억장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US5428239A (ko)
JP (1) JPH0824171B2 (ko)
KR (1) KR940005891B1 (ko)
DE (1) DE4114000C2 (ko)
IT (1) IT1247438B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3462886B2 (ja) * 1993-03-11 2003-11-05 株式会社東芝 半導体装置
US6310384B1 (en) 1993-07-02 2001-10-30 Hitachi, Ltd. Low stress semiconductor devices with thermal oxide isolation
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
JP2790167B2 (ja) * 1995-01-09 1998-08-27 日本電気株式会社 半導体装置及びその製造方法
JPH0936325A (ja) * 1995-07-25 1997-02-07 Hitachi Ltd 半導体集積回路装置
JP3777000B2 (ja) * 1996-12-20 2006-05-24 富士通株式会社 半導体装置とその製造方法
KR100260559B1 (ko) 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
US6440819B1 (en) 1998-03-03 2002-08-27 Advanced Micro Devices, Inc. Method for differential trenching in conjunction with differential fieldox growth
JP3733252B2 (ja) 1998-11-02 2006-01-11 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP3536693B2 (ja) * 1998-11-24 2004-06-14 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
US6268250B1 (en) * 1999-05-14 2001-07-31 Micron Technology, Inc. Efficient fabrication process for dual well type structures
US6310366B1 (en) 1999-06-16 2001-10-30 Micron Technology, Inc. Retrograde well structure for a CMOS imager
US6445014B1 (en) 1999-06-16 2002-09-03 Micron Technology Inc. Retrograde well structure for a CMOS imager
JP2001351989A (ja) * 2000-06-05 2001-12-21 Nec Corp 半導体装置の製造方法
TW490814B (en) * 2001-04-04 2002-06-11 Macronix Int Co Ltd Manufacturing method of memory device with floating gate
US7411250B2 (en) * 2001-04-05 2008-08-12 Peregrine Semiconductor Corporation Radiation-hardened silicon-on-insulator CMOS device, and method of making the same
US6531739B2 (en) * 2001-04-05 2003-03-11 Peregrine Semiconductor Corporation Radiation-hardened silicon-on-insulator CMOS device, and method of making the same
US7545001B2 (en) * 2003-11-25 2009-06-09 Taiwan Semiconductor Manufacturing Company Semiconductor device having high drive current and method of manufacture therefor
US20080116528A1 (en) * 2006-11-22 2008-05-22 Tsuneichiro Sano Semiconductor device and method of manufacturing the same
DE102011051650B4 (de) * 2011-07-07 2020-04-30 Atlas Copco Energas Gmbh Turbomaschine

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
JPS60200568A (ja) * 1984-03-26 1985-10-11 Nec Corp 半導体記憶装置
JP2724459B2 (ja) * 1987-06-05 1998-03-09 セイコーインスツルメンツ株式会社 半導体集積回路装置の製造方法
JPS6410656A (en) * 1987-07-03 1989-01-13 Hitachi Ltd Complementary type semiconductor device

Also Published As

Publication number Publication date
KR910020820A (ko) 1991-12-20
ITMI911175A0 (it) 1991-04-30
DE4114000A1 (de) 1991-11-07
ITMI911175A1 (it) 1992-10-30
JPH0412565A (ja) 1992-01-17
DE4114000C2 (de) 1994-07-21
IT1247438B (it) 1994-12-14
JPH0824171B2 (ja) 1996-03-06
US5428239A (en) 1995-06-27

Similar Documents

Publication Publication Date Title
KR940005891B1 (ko) 반도체기억장치 및 그 제조방법
JP2851753B2 (ja) 半導体装置およびその製造方法
US5693505A (en) Method of fabricating a semiconductor device
KR100214813B1 (ko) 반도체 장치,마스크 롬 및 그의 제조방법
US6388295B1 (en) Semiconductor device and method of manufacturing the same
US6647542B2 (en) Efficient fabrication process for dual well type structures
JPH1070250A (ja) 半導体装置およびその製造方法
JP2000164819A (ja) 半導体記憶装置及びその製造方法
US5830789A (en) CMOS process forming wells after gate formation
KR100292125B1 (ko) 반도체기억장치및그제조방법
US5093707A (en) Semiconductor device with bipolar and cmos transistors
US6271105B1 (en) Method of forming multiple wells in a semiconductor integrated circuit using fewer photolithography steps
US6627490B2 (en) Semiconductor device and method for fabricating the same
JPS61218165A (ja) 半導体記憶装置及び製造方法
US5789789A (en) Semiconductor device and manufacturing method for improved voltage resistance between an N-well and N-type diffusion layer
JP2626522B2 (ja) 半導体装置及びその製造方法
JP3216110B2 (ja) 相補型半導体装置の製造方法
KR200158788Y1 (ko) 반도체장치
JP2735285B2 (ja) 半導体装置
KR980012628A (ko) 반도체 장치 및 그 제조 방법
KR950014113B1 (ko) 반도체장치의 제조방법
KR100247704B1 (ko) 반도체장치의 제조방법
KR0176158B1 (ko) 특성 개선을 위한 반도체소자의 제조방법
KR100235619B1 (ko) 반도체 소자의 제조방법
KR100356827B1 (ko) 반도체장치의 웰 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980612

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee