DE4114000A1 - Halbleitereinrichtung mit ruecklaeufiger wanne und diffusionswanne und herstellungsverfahren fuer diese - Google Patents

Halbleitereinrichtung mit ruecklaeufiger wanne und diffusionswanne und herstellungsverfahren fuer diese

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Description

Die Erfindung betrifft eine Halbleitereinrichtung mit Wannen (Wells), die in einem Halbleitersubstrat gebildet sind und verschie­ dene Störstellenkonzentrationsprofile aufweisen. Die Erfindung be­ trifft ferner ein Herstellungsverfahren zur Bildung von Wannen mit verschiedenen Störstellenkonzentrationsprofilen in einem Halbleiter­ substrat.
Fig. 3 zeigt einen Querschnitt einer Wannenstruktur, die in einer herkömmlichen Halbleiterspeichereinrichtung verwendet wird. Eine p- Wanne 2 und eine n-Wanne 3 mit verschiedenen Leitfähigkeitstypen sind auf dem Oberflächenbereich eines p-Siliziumsubstrats 1 gebil­ det. Ein Feldoxidfilm 8 zur Isolierung ist in vorbestimmten Berei­ chen auf der Oberfläche eines jeden der Wannenbereiche 2, 3 geschaf­ fen. Unter dem Feldoxidfilm 8 ist ein Kanalstopper 26 gebildet. Die in Fig. 3 gezeigte Wanne weist eine sogenannte Diffusionswannen­ struktur auf, die einen thermischen Diffusionsprozeß verwendet. Auf der Oberfläche des p-Wannenbereiches 2 ist ein n-MOS Transistor 6 und auf der Oberfläche des n-Wannenbereiches 3 ein p-MOS-Transistor 7 gebildet. Obwohl in der Zeichnung als Beispiel nur ein Transistor dargestellt ist, ist tatsächlich eine Mehrzahl von Transistoren und anderer Funktionseinrichtungen gebildet. Der n-MOS Transistor 6 weist eine Gate-Elektrode 27 und ein Paar von n-Source/Drain-Berei­ chen 25, 25 auf. Der p-MOS Transistor 7 umfaßt eine Gate-Elektrode 27 und ein Paar von p-Source/Drain-Bereichen 24, 24.
Im folgenden wird nun ein Herstellungsverfahren für die in Fig. 3 gezeigte Wannenstruktur beschrieben. Die Fig. 4A bis 4F zeigen Quer­ schnitte des Herstellungsprozesses der Wannenstruktur von Fig. 3. In Fig. 4A werden zuerst ein Nitridfilm 10 und ein Photolack 11a auf der Oberfläche des p-Siliziumsubstrats 1 abgeschieden und anschlie­ ßend in einer vorbestimmten Konfiguration gemustert. Unter Verwen­ dung des Photolacks lla als Maske werden n-Störstellenionen 15 wie beispielsweise Phosphor (P) in die Oberfläche des Siliziumsubstrats 1 implantiert.
Wie in Fig. 4B dargestellt ist wird dann durch ein thermisches Oxi­ dationsverfahren ein dicker LOCOS-Oxidfilm 9 (Local Oxidation of Si­ licon = lokale Oxidation von Silizium) unter Verwendung des Nitrid­ films 10 als Maske auf der Oberfläche des n-Wannenbereiches gebil­ det.
Nachdem die Oberfläche des LOCOS-Oxidfilms 9 mit einem Photolack 11b bedeckt worden ist, werden in Fig. 4C p-Störstellenionen 16 wie bei­ spielsweise Bor (B) unter Verwendung des Photolacks 11b als Maske in die Oberfläche des Siliziumsubstrats 1 implantiert.
Wie in Fig. 4D dargestellt ist, werden nun n-Wannen- und p-Wannenbe­ reiche 3, 2 durch eine mehrstündige Wärmebehandlung bei 1100°C bis 1200°C und thermische Diffusion der Störstellen gebildet. Anschlie­ ßend wird der LOCOS-Oxidfilm 9 entfernt.
Nach der Bildung des Nitridfilms 10 und des Photolacks llc auf der Oberfläche des Siliziumsubstrats 1 wird in Fig. 4E ferner eine Mu­ sterung ausgeführt und nur der Bereich belichtet, in dem ein Feldo­ xidfilm geschaffen werden soll. Dann wird erneut ein Photolackmuster nur in dem Bereich gebildet, die eine n-Wanne darstellen soll. Unter Verwendung dieses Musters als Maske werden Störstellenionen 17 des­ selben Leitfähigkeitstyps wie die des n-Wannenbereiches 2 der Ober­ fläche des Siliziumsubstrats 1 zugeführt.
Wie in Fig. 4F dargestellt ist, wird anschließend eine thermische Oxidation mit dem Nitridfilm 10 als Maske ausgeführt und ein Feldo­ xidfilm 8 und ein Kanalstopper 26 gebildet.
Die oben beschriebene Diffusionswannenstruktur weist jedoch den Nachteil auf, daß ein sogenannter Schmalkanaleffekt verursacht wird. Fig. 5 zeigt eine Draufsicht zur Erläuterung des Schmalkanaleffek­ tes. In den Fig. 3 und 5 ist unter dem Feldoxidfilm 8 ein p⁺-Kanal­ stopper 26 mit einer höheren Konzentration als der p-Wannenbereich gebildet. Durch die Wärmebehandlung des Substrats beim Prozeß zur Bildung des MOS-Transistors 6 auf der Oberfläche des p-Wannenberei­ ches 2 diffundiert der Kanalstopper 26 vom Bereich unter dem Feldo­ xid zum Kanalbereich des MOS-Transistors 6. Daher wird die Gate- Breite W des MOS-Transistors 6 verkleinert. Die Konzentration des Substrats wird durch einen Mittelungseffekt effektiv erhöht. Ein solcher Schmalkanaleffekt vermindert den Treibungsstrom des Transi­ stors oder erhöht die Schwellenspannung. Fig. 6 zeigt ein Diagramm der Beziehung zwischen der Kanalbreite und der Schwellenspannung des Transistors. Wie in der Zeichnung dargestellt ist, steigt die Schwellenspannung VTH des MOS-Transistors, der im Diffusionswannen­ bereich gebildet ist, plötzlich an, wenn die Kanalbreite 0,8µm oder kleiner wird.
Es ist daher schwierig, die Schwellenspannung VTH eines MOS-Transi­ stors, der in einer Diffusionswannenstruktur gebildet ist, auf einen niedrigen Wert einzustellen. Fig. 7 zeigt ein Diagramm des Störstel­ lenkonzentrationsprofils in Substrattiefenrichtung einer Wanne, die durch ein Diffusionsverfahren gebildet worden ist. Das Diagramm zeigt ein Profil, bei dem sich die Störstellenkonzentration bezüg­ lich der Substrattiefenrichtung von der Substratoberfläche aus ste­ tig ändert. Wird in der Umgebung der Substratoberfläche eine Kanal­ dotierung ausgeführt, so erhöht sich in diesem Fall die Konzentra­ tion des Substrats und die Schwellenspannung VTH des auf der Ober­ fläche gebildeten Transistors steigt an. Wird die Schwellenspannung VTH erhöht so sinkt der Treibungsstrom des Transistors. Wird auf der Substratoberfläche ein Bereich hoher Konzentration an Störstel­ len gebildet, so tritt auf dieser Oberfläche leicht eine Störstel­ lenstreuung auf und darüber hinaus wird die Übergangskapazität der Source/Drain und des Substrats erhöht, so daß der Treibungsstrom des Transistors sinkt.
Um die oben angeführten Nachteile einer Diffusionswannenstruktur zu überwinden, ist eine rückläufige Wannenstruktur vorgeschlagen wor­ den. Fig. 8 zeigt einen Querschnitt dieser rückläufigen Wannenstruk­ tur. Hier weisen ein p-Wannenbereich 2 und ein n-Wannenbereich 3, die auf der Oberfläche eines p-Siliziumsubstrats 1 gebildet sind, jeweils vorbestimmte Konzentrationsprofile auf, die jeweils unter Verwendung eines Implantationsverfahrens mit hochenergetischen Ionen eingestellt worden sind. Im folgenden wird nun ein Herstellungspro­ zeß für diese rückläufige Wannenstruktur beschrieben.
Die Fig. 9A bis 9C zeigen Querschnitte eines Herstellungsprozesses für eine rückläufige Wannenstruktur. Wie in Fig. 9A dargestellt ist, werden unter Verwendung des LOCOS-Verfahrens zuerst Feldoxide 8a, 8b an vorbestimmten Stellen auf der Oberfläche des Siliziumsubstrats 1 gebildet. Anschließend wird der Bereich, in dem ein p-Wannenbereich 2 geschaffen werden soll, mit einem Photolackmuster 11a beschichtet. Dann werden n-Störstellenionen 16 wie beispielsweise Phosphor mit einer vorbestimmten Implantationsenergie implantiert, um einen er­ sten Störstellenkonzentrationsbereich 3a tief im Siliziumsubstrat 1 zu bilden.
In Fig. 9B wird als nächstes eine zweite Ionenimplantation ausge­ führt, um zweite Störstellenkonzentrationsbereiche 3b zu bilden, so daß sich ein Bereich hoher Konzentration unter den Feldoxiden 8, 8b befindet.
Wie in Fig. 9C gezeigt ist, wird darüber hinaus eine dritte Ionenim­ plantation ausgeführt, um einen dritten Störstellenkonzentrationsbe­ reich 3c mit vorbestimmter Konzentration auf der Substratoberfläche zu schaffen. Durch den oben angeführten Ionenimplantationsprozeß wird ein n-Wannenbereich 3 mit vorbestimmtem Störstellenkonzentrati­ onsprofil gebildet. Unter Verwendung eines ähnlichen verfahrens wird ein p-Wannenbereich 2 geschaffen.
In Fig. 10 ist ein Störstellenkonzentrationsprofil des durch den oben beschriebenen Prozeß gebildeten rückläufigen Wannenbereiches dargestellt. Bezüglich Fig. 10 ist diese rückläufige Wannenstruktur dadurch gekennzeichnet, daß Störstellenkonzentrationsbereiche mit jeweils einer vorbestimmten Funktion in Richtung der Substrattiefe des Wannenbereiches gebildet werden können. Das heißt, daß der dritte Störstellenkonzentrationsbereich 3c tief im Substrat effektiv die sogenannte Latch-up-Erscheinung verhindert. Der zweite Störstel­ lenkonzentrationsbereich 3b in mittlerer Tiefe wirkt als Kanal­ stopbereich zur Isolierung. Der erste Störstellenkonzentrationsbe­ reich 3a in der Nähe der Substratoberfläche kontrolliert das Auftre­ ten der Durchgriffserscheinung oder steuert die Schwellenspannung VTH des Transistors.
In Übereinstimmung mit einer Wannenstruktur mit optimiertem Konzen­ trationsprofil ist es auf diese Weise möglich, Probleme wie einen Schmalkanaleffekt, der durch die oben beschriebene Diffusionswanne verursacht wird, oder einen Anstieg der Schwellenspannung zu über­ winden.
Als diese rückläufige Wannenstruktur auf der gesamten Substratober­ fläche verwendet werden sollte, trat jedoch das folgende Problem auf. In einem integrierten Halbleiterschaltkreis, der auf einem Chip gebildet ist, sind manchmal verschiedene Funktionen für strukturelle Einrichtungen in Schaltkreisen jeder Art erforderlich. Beispiels­ weise ist es in einem DRAM notwendig, die Strukturen der Einrichtun­ gen wie Transistoren zu miniaturisieren und die Integration eines Speicherzellenbereiches, der einen Speicherbereich bilden soll, zu erhöhen. Aus diesem Grund wird die Transistorstruktur miniaturisiert und daher in ähnlicher Weise auch der Isolationsbereich verkleinert. Umgekehrt besteht für die Miniaturisierung oder Integration der Pe­ ripherieschaltkreise weniger Anlaß. Statt dessen ist eine Hochge­ schwindigkeitsreaktion der Einrichtungen wichtiger. Die Strukturen der Transistoren werden daher so angepaßt, daß eine vergleichsweise große Kanalbreite sichergestellt ist. Daher läßt die Anordnung mehr Raum frei wie die Speicherzelle und eine relativ große Fläche wird vom Isolationsbereich belegt. Wie oben ausgeführt worden ist, wird als Trennfilm zur Isolierung ein thermischer Oxidfilm verwendet, der durch das LOCOS-Verfahren geschaffen wird. Die Dicke dieses thermi­ schen Oxidfilms ändert sich entsprechend der Breite des Oxidfilms, der sich auf der Oberfläche des Substrats erstreckt (im weiteren als Isolationsbreite bezeichnet). Dieser Zustand ist in den Fig. 11A und 11B dargestellt. Fig. 11A zeigt ein typisches Diagramm zur Beschrei­ bung der Beziehung zwischen der Isolationsbreite und der Dicke eines Feldoxidfilms 8, der durch das LOCOS-Verfahren geschaffen wird. In Fig. 11B(a) definiert die Öffnungsbreite l des Nitridfilms 10, der auf der Oberfläche des Siliziumsubstrats 1 gemustert ist, die Isola­ tionsbreite des Feldoxidfilms. Die Oberfläche des Siliziumsubstrats 1 wird unter Verwendung dieses Nitridfilms 10 als Maske einer ther­ mischen Oxidationsbehandlung unterworfen. Hierdurch wird ein Feldi­ solationsfilm 8 mit einer Dicke t geschaffen, wie in Fig. 11B(b) dargestellt ist. Die Breite dieses Feldoxidfilms 8 wird dabei um den Bereich, in dem ein sogenannter Vogelschnabel (Bird′s Beak) gebildet wird, breiter als die oben angeführte Isolationsbreite geschaffen. Fig. 11A zeigt die Beziehung zwischen der oben erwähnten Isolations­ breite und der Dicke t des zu bildenden Oxidfilms. Wie aus dem Dia­ gramm ersichtlich ist, besteht die Beziehung, daß bei sinkender Iso­ lationsbreite l auch dessen Dicke t kleiner wird. In Fig. 8 wird da­ her die Isolationsbreite l des Feldisolationsfilms 8b relativ klein, wenn dieser in einem Speicherzellenfeld gebildet wird, wohingegen die Isolationsbreite l des Feldisolationsfilms 8a relativ groß ge­ schaffen wird, wenn dieser in den Peripherieschaltkreisen gebildet wird. Daher sind die beiden Dicken der Feldoxide verschieden vonein­ ander geschaffen. Der Unterschied in den Dicken zwischen den Feldi­ solationsfilmen 8a, 8b verursacht einen Nachteil. Dieser bedeutet (siehe Fig. 9B), daß der zweite Störstellenkonzentrationsbereich 3b durch die zweite Ionenimplantation so gebildet wird, daß er in Kon­ takt mit den unteren Oberflächen der Feldoxidfilme 8a, 8b kommt. Wird die Ionenimplantationsenergie so eingestellt, daß der zweite Störstellenkonzentrationsbereich 3b unter dem dicken Feldisolations­ film 8b gebildet wird, so wird jedoch dieser zweite Störstellenkon­ zentrationsbereich 3b an einer tieferen Stelle als der Abschnitt di­ rekt unter den dünnen Feldisolationsfilm 8b geschaffen und wirkt so­ mit nicht mehr als Kanalstopper. Wird umgekehrt die zweite Ionenim­ plantationsenergie für den dünnen Feldisolationsfilm 8b optimiert, so tritt der Nachteil auf, daß unter dem dicken Feldisolationsfilm 8a kein Kanalstopper geschaffen wird.
Aufgabe der Erfindung ist es, eine Halbleitereinrichtung mit einer Wannenstruktur zu schaffen, die ein optimales Störstellenkonzentra­ tionsprofil entsprechend der Eigenschaft eines integrierten Schalt­ kreises aufweist. Ferner soll eine Struktur mit optimaler Anordnung einer Diffusionswanne und einer rückläufigen Wanne entsprechend der Eigenschaft eines jeden Schaltkreises in einer Halbleitereinrichtung geschaffen werden. Außerdem soll ein Herstellungsverfahren für eine Halbleitereinrichtung mit einer Diffusions- und einer rückläufigen Wanne geschaffen werden.
In einem ersten Aspekt der Erfindung umfaßt eine Halbleitereinrich­ tung ein Halbleitersubstrat mit einer Hauptoberfläche, einen ersten Wannenbereich, der in der Hauptoberfläche des Halbleitersubstrats gebildet ist und ein Störstellenkonzentrationsprofil aufweist, das bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleitersubstrats aus in Stufen eingestellt ist, und einen zweiten Wannenbereich, der in der Hauptoberfläche des Halbleitersubstrats unabhängig vom ersten Wannenbereich gebildet ist und ein Störstel­ lenkonzentrationsprofil aufweist, das sich bezüglich der Substrat­ tiefenrichtung von der Hauptoberfläche des Halbleitersubstrats aus monoton ändert.
In Übereinstimmung mit einem zweiten Aspekt der Erfindung weist eine Halbleitereinrichtung zusätzlich zu den oben angeführten Einrichtun­ gen ferner ein Speicherzellenfeld mit einem Speicherzellenbereich, in dem eine Mehrzahl von Speicherzellen in einer minimalen Einheit angeordnet sind, zum Speichern von Speicherinformation und einem Schaltkreisbereich, der mit diesem Speicherzellenbereich verbunden ist, um eine Zugriffsoperation zum Schreiben/Lesen der Speicherin­ formation auszuführen, und einen Peripherieschaltkreisbereich, der sich zwischen dem Speicherzellenfeld und einem externen Schaltkreis zum Ausführen einer vorbestimmten Schaltkreisoperation befindet, auf. Hierbei ist das Speicherzellenfeld auf der Oberfläche des er­ sten Wannenbereiches und der Peripherieschaltkreisbereich auf der Oberfläche des zweiten Wannenbereiches gebildet.
In einem dritten Aspekt der Erfindung weist eine Halbleitereinrich­ tung ein Halbleitersubstrat mit einer Hauptoberfläche, einen ersten Wannenbereich, der in der Hauptoberfläche des Halbleitersubstrats gebildet ist und ein Störstellenkonzentrationsprofil besitzt, das bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleitersubstrats aus in Stufen eingestellt ist, einen zweiten Wannenbereich, der in der Hauptoberfläche des Halbleitersubstrats unabhängig vom ersten Wannenbereich gebildet ist und ein Störstel­ lenkonzentrationsprofil besitzt, das sich bezüglich der Substrattie­ fenrichtung von der Hauptoberfläche des Halbleitersubstrats aus mo­ noton ändert, eine erste Trennisolierschicht zur Isolierung, die in einem vorbestimmten Bereich auf der Oberfläche des ersten Wannenbe­ reiches gebildet ist und eine Isolationsbreite von 0,6µm oder weni­ ger besitzt, die im wesentlichen von einer Maskenschicht zur Bildung der ersten Trennisolierschicht definiert wird, und eine zweite Tren­ nisolierschicht, die in einem vorbestimmten Bereich auf der Oberflä­ che des zweiten Wannenbereiches gebildet ist und eine Isolations­ breite von 0,6µm oder mehr besitzt, auf.
In einem vierten Aspekt der Erfindung weist eine Halbleitereinrich­ tung ein Halbleitersubstrat mit einer Hauptoberfläche, einen ersten Wannenbereich, der in der Hauptoberfläche des Halbleitersubstrats gebildet ist und ein Störstellenkonzentrationsprofil besitzt, das bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleitersubstrats aus in Stufen eingestellt ist, einen zweiten Wannenbereich, der in der Hauptoberfläche des Halbleitersubstrats unabhängig vom ersten Wannenbereich gebildet ist und ein Störstel­ lenkonzentrationsprofil besitzt, das sich bezüglich der Substrattie­ fenrichtung von der Hauptoberfläche des Halbleitersubstrats aus mo­ noton ändert, einen ersten MOS-Transistor, der auf der Oberfläche des ersten Wannenbereiches gebildet ist und eine Kanalbreite von 0,8µm oder weniger besitzt, und einen zweiten MOS-Transistor, der auf der Oberfläche des zweiten Wannenbereiches gebildet ist und eine Kanalbreite von 0,8µm oder mehr besitzt, auf.
Ein fünfter Aspekt der Erfindung zielt auf ein Verfahren zur Her­ stellung einer Halbleiterspeichereinrichtung mit einem ersten Wan­ nenbereich eines ersten Leitfähigkeitstyps und einem zweiten Wannen­ bereich eines zweiten Leitfähigkeitstyps in jedem der ersten und zweiten Bereiche, in denen eine Einrichtung auf der Hauptoberfläche des Halbleitersubstrats geschaffen werden soll. Das Verfahren weist die Schritte Bilden eines Photolackmusters auf der Hauptoberfläche des Halbleitersubstrats mit einer Öffnung nur in einem Bereich, der den ersten Wannenbereich im ersten Bereich, in dem eine Einrichtung geschaffen werden soll, darstellt,
Einlagern von Störstellen eines ersten Leitfähigkeitstyps in das Halbleitersubstrat, wobei das Photolackmuster als Maske verwendet wird,
Einlagern von Störstellen eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat, nachdem der Abschnitt, der den ersten Wannenbe­ reich im ersten Bereich, in dem eine Einrichtung geschaffen werden soll, darstellt, und der zweite Bereich, in dem eine Einrichtung ge­ schaffen werden soll, mit einem Photolack bedeckt worden sind,
Diffundieren der in das Halbleitersubstrat eingelagerten Störstellen durch Ausführen einer Wärmebehandlung, um einen ersten Wannenbereich des ersten Leitfähigkeitstyps und einen zweiten Wannenbereich des zweiten Leitfähigkeitstyps im ersten Bereich, in dem eine Einrich­ tung geschaffen werden soll, zu bilden,
Ausführen einer Mehrzahl von Ionenimplantationen, nachdem der erste Bereich, in dem eine Einrichtung geschaffen werden soll, und ein Be­ reich, der den zweiten Wannenbereich darstellt, in dem eine Einrich­ tung geschaffen werden soll, mit einem Photolack bedeckt worden ist, um einen ersten Wannenbereich des ersten Leitfähigkeitstyps mit ei­ nem vorbestimmten Konzentrationsprofil zu bilden, und
Ausführen einer Mehrzahl von Ionenimplantationen, nachdem der erste Bereich, in dem eine Einrichtung geschaffen werden soll, und der er­ ste Wannenbereich im zweiten Bereich, in dem eine Einrichtung ge­ schaffen werden soll, mit einem Photolack bedeckt worden ist, um einen zweiten Wannenbereich des zweiten Leitfähigkeitstyps mit einem vorbestimmten Konzentrationsprofil zu bilden, auf.
In Übereinstimmung mit der Erfindung werden ein rückläufiger Wannen­ bereich, in dem das Konzentrationsprofil optimiert werden kann, und ein Diffusionswannenbereich, der ausgezeichnete Isolationseigen­ schaften aufweist, auf einem Halbleitersubstrat gebildet. Eine Inte­ gration mit hohem Grad ist ohne einen Schmalkanaleffekt etc. mög­ lich, der sich in einem MOS-Transistor oder einem Speicherzellenfeld ergibt, das in einem rückläufigen Wannenbereich geschaffen ist. Es wird eine Isolation ohne Ausfall in einem MOS-Transistor oder einem Peripherieschaltkreis, der in einem Diffusionswannenbereich gebildet ist, bewirkt.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen Querschnitt eines DRAMs in Übereinstimmung mit einer Ausführungsform der Erfindung;
Fig. 2A bis 2H Querschnitte eines Herstellungsprozesses für den in Fig. 1 dargestellten DRAM;
Fig. 3 einen Querschnitt einer Halbleiterspeichereinrichtung mit einer herkömmlichen Diffusionswannenstruktur;
Fig. 4A bis 4F Querschnitte eines Herstellungsprozesses für die Halbleiterspeichereinrichtung von Fig. 3;
Fig. 5 eine Draufsicht auf die Halbleiterspeichereinrichtung von Fig. 3;
Fig. 6 ein Diagramm der Beziehung zwischen der Kanalbreite und der Schwellenspannung eines MOS-Transistors aufgrund einer Wannenstruktur;
Fig. 7 ein Diagramm des Störstellen-Konzentrationsprofils einer Diffusionswannenstruktur;
Fig. 8 einen Querschnitt einer Halbleiterspeichereinrichtung mit einer herkömmlichen Rückläufigen Wannenstruktur;
Fig. 9A bis 9C Querschnitte eines Herstellungsprozesses für die Halbleiterspeichereinrichtung in Fig. 8;
Fig. 10 ein Diagramm des Störstellenkonzentrationsprofils der rückläufigen Wannenstruktur;
Fig. 11A ein Diagramm der Beziehung zwischen der Isolationsbreite und der Dicke eines Isolierfilms; und
Fig. 11B ein Diagramm eines Herstellungsprozesses, das einen Hauptherstellungsschritt für einen Isolierfilm zeigt, der durch LOCOS geschaffen wird.
In Fig. 1 sind ein Peripherieschaltkreisbereich und ein Speicherzel­ lenbereich eines DRAM typisch dargestellt. Der Speicherzellenfeldbe­ reich weist einen Schaltkreisbereich mit einer Speicherzelle, einem Zeilendekoder, einem Spaltendekoder sowie einem I/O-Gatter und einen Leseverstärker etc. auf. Der Peripherieschaltkreisbereich weist Schaltkreise wie einen Ein-/Ausgabepuffer, einen Vorverstär­ ker/Hauptverstärker, einen Taktsignal-Erzeugerschaltkreis etc. auf. Der Unterschied zwischen diesen beiden Abschnitten wird nun unter Bezugnahme auf die für eine Transistorstruktur notwendigen Bedingun­ gen beschrieben. Ein MOS-Transistor im Speicherzellenfeld muß eine miniaturisierte Struktur aufweisen, um dessen Integration zu verbes­ sern. Demgegenüber muß ein MOS-Transistor im Peripherieschaltkreis eine Einrichtungsstruktur aufweisen, die einen ausreichenden Trei­ bungsstrom sicherstellt und ein besonders schnelles Reaktionsvermö­ gen besitzt. Entsprechend wird allgemein der MOS-Transistor im Speicherzellenfeldbereich im Vergleich zum MOS-Transistor im Peri­ pherieschaltkreis verkleinert. Unter diesen Umständen werden zwei Arten von Wannenbereichen zu verschiedenen Zwecken benutzt. Dies be­ deutet, daß der oben erwähnte rückläufige p-Wannenbereich 4 und der n-Wannenbereich 5 im Speicherzellenfeld benutzt werden. Im Periphe­ rieschaltkreisbereich werden demgegenüber der Diffusions-n-Wannenbe­ reich 2 und der p-Wannenbereich 3 verwendet. Die Störstellenkonzen­ trationsprofile der rückläufigen Wannenbereiche 4, 5 weisen Profile auf, die denen von Fig. 10 äquivalent sind.
Unter Bezugnahme auf die Fig. 2A bis 2H wird nun ein Herstellungs­ verfahren hierfür beschrieben.
In Fig. 2A werden ein Nitridfilm 10 und ein Photolack 11a auf der Oberfläche eines p-Siliziumsubstrats 1 gebildet und entsprechend ei­ ner vorbestimmten Konfiguration gemustert. Hierdurch wird eine Öff­ nung nur in dem Bereich geschaffen, die den n-Wannenbereich 2 im Pe­ ripherieschaltkreis darstellt. In das Substrat werden Phosphorionen 15 mit einer Implantationsenergie von 60 bis 200 keV und einer Dosis von 1,0×1012 bis 1,0×1014 cm-2 implantiert, wobei das Photolack­ muster 11a als Maske verwendet wird.
In Fig. 2B wird die Oberfläche des Siliziumsubstrats unter Verwen­ dung des Nitridfilms 10 als Maske thermisch oxidiert, um einen LO­ COS-Oxidfilm, 9 zu schaffen. Nach der Bildung des LOCOS-Oxids wird der Nitridfilm 10 entfernt.
In Fig. 3C werden ein Bereich, der einen mit dem LOCOS-Oxidfilm 9 bedeckten n-Wannenbereich 2 darstellt, und die Oberfläche des Sili­ ziumsubstrats 1, das einen Speicherzellenfeldbereich ergeben soll, mit einem Photolack 11b bedeckt. In die Oberfläche des Siliziumsub­ strats 1 werden unter Verwendung des Photolackes 11b als Maske Bo­ rionen 16 mit einer Implantationsenergie von 40 bis 150 keV und einer Dosis von 1,0×1012 bis 1,0×1014 cm-2 implantiert.
Nachdem der Photolack 11b entfernt worden ist, wird in Fig. 2D eine Wärmebehandlung von mehreren Stunden bei einer Temperatur von 1100 bis 1200°C ausgeführt, um die Phosphorionen oder Borionen tief in das Substrat einzudiffundieren, die im Peripherieschaltkreisbereich in die Oberfläche des Siliziumsubstrats implantiert worden sind. Hierdurch werden der n-Wannenbereich 2 und der p-Wannenbereich 3 ge­ schaffen. Dieser Bereich bildet einen Diffusionswannenbereich.
In Fig. 2E werden erneut ein Nitridfilm 10 und ein Photolack 11c auf der Oberfläche des Siliziumsubstrats 1 gebildet. Ferner werden ein Photolackmuster, das nur im Bereich der p-Wanne 3 eine Öffnung auf­ weist, und ein Öffnungsbereich zum Bilden eines Kanalstoppers in ei­ nem vorbestimmten Bereich geschaffen. Unter Verwendung dieser Photo­ lacke als Masken werden Borionen in das Siliziumsubstrat implan­ tiert.
In Fig. 2F wird eine Wärmebehandlung ausgeführt, wobei der Nitrid­ film 10 als Maske benutzt wird, um Feldoxide 8a, 8b an vorbestimmten Stellen zu schaffen. Dieser Prozeß zur Bildung von Feldoxiden durch ein thermisches Oxidationsverfahren kann gleichzeitig im Peripherie­ schaltkreis und dem Speicherzellenfeld ausgeführt werden. Die Isola­ tionsbreite des Feldoxides wird so angepaßt, das sie im Peripherie­ schaltkreis breit und im Speicherzellenfeld schmal ist. Entsprechend wird die Filmdicke so geschaffen, daß sie im Peripherieschaltkreis dick und im Speicherzellenfeld dünn ist.
Nachdem der Nitridfilm 10 entfernt worden ist, werden in Fig. 2G die Oberfläche des Substrats im Peripherieschaltkreisbereich und dem Be­ reich im Speicherzellenfeld, der die n-Wanne 5 bilden soll, mit ei­ nem Photolack 11d bedeckt. In den Bereich, der den p-Wannenbereich 4 bilden soll, werden unter Verwendung des Photolackes 11d als Maske Störstellenionen implantiert. Diese Ionenimplantation wird in drei Ionenimplantationsprozesse unterteilt, die zur Schaffung einer rück­ läufigen Wanne ausgeführt werden. Bei der ersten Ionenimplantation werden Borionen 18 bei einer Implantationsenergie von 500 bis 1000 keV und einer Dosis von 1,0×1013 bis 1,0×1014 cm-2 tief in das Substrat implantiert. Dies wird ausgeführt, um den ersten Stör­ stellenkonzentrationsbereich 3c in Fig. 10 zu schaffen, der ein Latch-up verhindert.
Die zweite Borionenimplantation wird bei einer Implantationsenergie von 120 bis 200 keV und einer Dosis von 1,0 bis 8,0×1012 cm-2 aus­ geführt. Diese Implantation führt zu einem zweiten Störstellenkon­ zentrationsbereich 3b, der auf der Bodenfläche des Feldoxides 8b als Kanalstopper geschaffen wird. Darüber hinaus werden Borionen bei ei­ ner Implantationsenergie von 20 bis 50 keV und einer Dosis von 1,0× 1011 bis 1,0×1013 cm-3 in einem dritten Implantationsvorgang im­ plantiert. Hierdurch wird ein dritter Störstellenkonzentrationsbe­ reich 3a gebildet. Dieser Bereich verhindert einen Durchgriff des Transistors oder stellt die Schwellenspannung auf einen optimalen Wert ein.
Nachdem der Photolack 11d entfernt worden ist, werden in Fig. 2H die Oberfläche des Siliziumsubstrats im Peripherieschaltkreisbereich und die Oberfläche des p-Wannenbereiches 4 im Speicherzellenfeldbereich erneut mit einem Photolack 11e bedeckt. Im Bereich des Siliziumsub­ strats 1, der einen n-Wannenbereich 5 bilden soll, wird unter Ver­ wendung dieses Photolackes 11e als Maske viermal eine Ionenimplanta­ tion ausgeführt. Bei der ersten Ionenimplantation werden Phosphorio­ nen 19 bei einer Implantationsenergie von 1,0 bis 1,5 MeV und einer Dosis von 1,0×1013 bis 1,0×1014 cm-2 implantiert. Bei der zwei­ ten Ionenimplantation wird die Implantation bei einer Energie von 350 bis 500 keV und einer Dosis von 2,0 bis 8,0×1012 cm-2 und bei der dritten Ionenimplantation bei einer Implantationsenergie von 120 bis 200 keV und einer Dosis von 2,0 bis 8,0×1012 cm-2 ausgeführt. Darüber hinaus werden bei der vierten Ionenimplantation Borionen entgegengesetzt dosiert und bei einer Implantationsenergie von 20 bis 50 keV und einer Dosis von 1,0×1011 bis 1,0×1013 cm-2 implan­ tiert. Dann wird der Photolack 11e entfernt. Anschließend wird in manchen Fällen eine Wärmebehandlung mit 30 bis 60 Minuten bei einer Temperatur von 900°C bis 1000°C ausgeführt. In dieser Stufe sind eine p-Wanne 4 und eine n-Wanne 5 gebildet worden.
Anschließend wird eine Funktionseinrichtung wie ein MOS-Transistor auf der Oberfläche eines jeden Wannenbereiches im Peripherieschalt­ kreisbereich und dem Speicherzellenfeldbereich gebildet.
Obwohl der Wannenbereich des Speicherzellenfeldes bei der oben be­ schriebenen Ausführungsform mit einer rückläufigen Wannenstruktur durch einen dreimaligen Ionenimplantationsprozeß geschaffen worden ist, ist die Zahl der Ionenimplantationsprozesse nicht auf drei be­ schränkt und die Ionenimplantation kann unter verschiedenen Bedin­ gungen ausgeführt werden, so daß man ein vorbestimmtes Störstellen­ konzentrationsprofil erhalten kann.
Obwohl beim oben angeführten DRAM die Verwendung der Wannenstruktur auf der Basis der Funktionen des Speicherzellenfeldes und des Peri­ pherieschaltkreisbereiches aufgeteilt worden ist, kann es Fälle ge­ ben, bei denen zur Aufteilung die Isolationsbreite eines Isolations­ oxidfilms zur Isolierung oder die Kanalbreite eines Transistors, der auf dem Wannenbereich gebildet ist, benutzt wird. Wird in Fig. 11A die Isolationsbreite des Isolationsoxidfilms als Basis verwendet, so kann die Isolationsbreite l z. B. bei 0,6µm eine Aufteilung bewirken. Das bedeutet, daß die rückläufige Wannenstruktur in einem Bereich angewandt wird, in dem die Isolationsbreite l 0,6µm oder weniger be­ trägt, um das Auftreten des Schmalkanaleffektes zu kontrollieren und einen MOS-Transistor mit miniaturisierter Struktur zu schaffen. Die Diffusionswannenstruktur kann demgegenüber in einem Bereich benutzt werden, in dem eine Isolationsbreite l von 0,6µm oder mehr sicherge­ stellt, um einen MOS-Transistor mit relativ großer Kanalbreite zu schaffen und eine Isolierung ohne Ausfall zu implementieren.
Wird die Kanalbreite des MOS-Transistors als Basis verwendet, so kann wie in Fig. 6 dargestellt der Anstieg der Schwellenspannung VTH kontrolliert werden, indem die rückläufige Wannenstruktur benutzt wird, wenn die Kanalbreite 0,8µm oder weniger beträgt. Demgegenüber kann die Diffusionswannenstruktur in einem Bereich verwendet werden, in dem die Kanalbreite 0,8µm oder mehr beträgt.
In Übereinstimmung mit der Erfindung kann auf diese Weise eine Halb­ leiterspeichereinrichtung implementiert werden, bei der die Nach­ teile der jeweiligen Wannenstruktur ausgeglichen werden können. Fer­ ner kann der Schmalkanaleffekt verhindert oder die Isolationsstruk­ tur verbessert werden, indem man beispielsweise eine Diffusionswan­ nenstruktur in einem Peripherieschaltkreisbereich mit einem Transi­ stor mit relativ großer Kanalbreite und eine rückläufige Wannen­ struktur in einem Speicherzellenfeld mit einem MOS-Transistors mit miniaturisierter Struktur anwendet. Ferner können im Herstellungs­ verfahren Wannenbereiche mit den verschiedenen Strukturen des Diffu­ sions- und des rückläufigen Typs unter Verwendung wohlbekannter Technologien auf einem Substrat geschaffen werden.

Claims (5)

1. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit einer Hauptoberfläche,
einen ersten Wannenbereich (4), der in der Hauptoberfläche des Halb­ leitersubstrats gebildet ist und ein Störstellenkonzentrationsprofil aufweist, das bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleitersubstrats aus in Stufen eingestellt ist, und
einen zweiten Wannenbereich (3), der in der Hauptoberfläche des Halbleitersubstrats unabhängig vom ersten Wannenbereich gebildet ist und ein Störstellenkonzentrationsprofil aufweist, das sich bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleiter­ substrats aus monoton ändert.
2. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit einer Hauptoberfläche,
einen ersten Wannenbereich (4), der in der Hauptoberfläche des Halb­ leitersubstrats gebildet ist und ein Störstellenkonzentrationsprofil aufweist, das bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleitersubstrats aus in Stufen eingestellt ist,
einen zweiten Wannenbereich (3), der in der Hauptoberfläche des Halbleitersubstrats unabhängig vom ersten Wannenbereich gebildet ist und ein Störstellenkonzentrationsprofil aufweist, das sich bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleiter­ substrats aus monoton ändert,
ein Speicherzellenfeld mit einem Speicherzellenbereich, in dem eine Mehrzahl von Speicherzellen in einer minimalen Einheit angeordnet sind, zum Speichern von Speicherinformation und einem Schaltkreisbe­ reich, der mit diesem Speicherzellenbereich verbunden ist, um eine Zugriffsoperation zum Schreiben/Lesen der Speicherinformation auszu­ führen, und
einen Peripherieschaltkreisbereich, der sich zwischen dem Speicher­ zellenfeld und einem externen Schaltkreis zum Ausführen einer vorbe­ stimmten Schaltkreisoperation befindet, wobei
das Speicherzellenfeld auf der Oberfläche des ersten Wannenbereiches und der Peripherieschaltkreisbereich auf der Oberfläche des zweiten Wannenbereiches gebildet ist.
3. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit einer Hauptoberfläche,
einen ersten Wannenbereich (4), der in der Hauptoberfläche des Halb­ leitersubstrats gebildet ist und ein Störstellenkonzentrationsprofil besitzt, das bezüglich der Substrattiefenrichtung von der Hauptober­ fläche des Halbleitersubstrats aus in Stufen eingestellt ist,
einen zweiten Wannenbereich (3) , der in der Hauptoberfläche des Halbleitersubstrats unabhängig vom ersten Wannenbereich gebildet ist und ein Störstellenkonzentrationsprofil besitzt, das sich bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleiter­ substrats aus monoton ändert,
eine erste Trennisolierschicht (8b), die in einem vorbestimmten Be­ reich auf der Oberfläche des ersten Wannenbereiches gebildet ist und eine Isolationsbreite von 0,6µm oder weniger besitzt, die im wesent­ lichen von einer Maskenschicht zur Bildung der ersten Trennisolier­ schicht definiert wird, und
eine zweite Trennisolierschicht (8a), die in einem vorbestimmten Be­ reich auf der Oberfläche des zweiten Wannenbereiches gebildet ist und eine Isolationsbreite von 0,6µm oder mehr besitzt.
4. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit einer Hauptoberfläche,
einen ersten Wannenbereich (4), der in der Hauptoberfläche des Halb­ leitersubstrats gebildet ist und ein Störstellenkonzentrationsprofil besitzt, das bezüglich der Substrattiefenrichtung von der Hauptober­ fläche des Halbleitersubstrats aus in Stufen eingestellt ist,
einen zweiten Wannenbereich (3), der in der Hauptoberfläche des Halbleitersubstrats unabhängig vom ersten Wannenbereich gebildet ist und ein Störstellenkonzentrationsprofil besitzt, das sich bezüglich der Substrattiefenrichtung von der Hauptoberfläche des Halbleiter­ substrats aus monoton ändert,
einen ersten MOS-Transistor (6), der auf der Oberfläche des ersten Wannenbereiches gebildet ist und eine Kanalbreite von 0,8µm oder we­ niger besitzt, und
einen zweiten MOS-Transistor (7), der auf der Oberfläche des zweiten Wannenbereiches gebildet ist und eine Kanalbreite von 0,8µm oder mehr besitzt.
5. Herstellungsverfahren für eine Halbleiterspeichereinrichtung mit einem ersten Wannenbereich eines ersten Leitfähigkeitstyps und einem zweiten Wannenbereich eines zweiten Leitfähigkeitstyps in jedem der ersten und zweiten Bereiche, in denen eine Einrichtung geschaffen werden soll, die auf der Hauptoberfläche des Halbleitersubstrats ge­ bildet sind, gekennzeichnet durch die Schritte:
Bilden eines Photolackmusters (11a) auf der Hauptoberfläche des Halbleitersubstrats (1) mit einer Öffnung nur in einem Bereich, der den ersten Wannenbereich im ersten Bereich, in dem eine Einrichtung geschaffen werden soll, darstellt,
Einlagern von Störstellen (15) eines ersten Leitfähigkeitstyps in das Halbleitersubstrat, wobei das Photolackmuster als Maske verwen­ det wird,
Einlagern von Störstellen (16) eines zweiten Leitfähigkeitstyps in das Halbleitersubstrat, nachdem der Abschnitt, der den ersten Wan­ nenbereich im ersten Bereich, in dem eine Einrichtung geschaffen werden soll, darstellt, und der zweite Bereich, in dem eine Einrich­ tung geschaffen werden soll, mit einem Photolack (11b) bedeckt wor­ den sind,
Anwenden einer Wärmebehandlung und Diffundieren der in das Halblei­ tersubstrat eingelagerten Störstellen, um einen ersten Wannenbereich (2) eines ersten Leitfähigkeitstyps und einen zweiten Wannenbereich (3) eines zweiten Leitfähigkeitstyps im ersten Bereich, in dem eine Einrichtung geschaffen werden soll, zu bilden,
Bedecken des ersten Bereiches, in dem eine Einrichtung geschaffen werden soll, und eines Bereiches, der den zweiten Wannenbereich bil­ den soll, im zweiten Bereich, in dem eine Einrichtung geschaffen werden soll, mit einem Photolack und Ausführen einer Mehrzahl von Ionenimplantationen, um einen ersten Wannenbereich (4) eines ersten Leitfähigkeitstyps mit einem vorbestimmten Störstellenkonzentrati­ onsprofil zu bilden, und
Bedecken des ersten Bereiches, in dem eine Einrichtung geschaffen werden soll, und des ersten Wannenbereiches im zweiten Bereich, in dem eine Einrichtung geschaffen werden soll, mit einem Photolack (11c) und Ausführen einer Mehrzahl von Ionenimplantationen, um einen zweiten Wannenbereich (15) eines zweiten Leitfähigkeitstyps mit ei­ nem vorbestimmten Konzentrationsprofil zu bilden.
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