JPS60200568A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60200568A JPS60200568A JP59057903A JP5790384A JPS60200568A JP S60200568 A JPS60200568 A JP S60200568A JP 59057903 A JP59057903 A JP 59057903A JP 5790384 A JP5790384 A JP 5790384A JP S60200568 A JPS60200568 A JP S60200568A
- Authority
- JP
- Japan
- Prior art keywords
- well
- substrate
- memory cell
- peripheral circuit
- specific resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
不発明は半導体記憶装置、例えはダイナミ、りまたはス
タティックＲＩＡＭ（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅ
ｍｏ ｒ ｙ ）等のメモリ装置に関するものである。
タティックＲＩＡＭ（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅ
ｍｏ ｒ ｙ ）等のメモリ装置に関するものである。
（従来技術）
絶縁ゲート型電界効果トランジスタとしてのＭ■Ｓ（Ｍ
ｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ）型２例えばＭＯＢ（ＭｅｔａＩ ０ｘｉｄｅ
Ｓｅｍ１ｃｏ−ｎｄｕｃｔｏｒ）型電界効果トランジス
タ（以下、ＭＯＳＦＥＴ またはこの上位概念であるＭ
ＩＳＦＥ’Ｉ’ という）を用いたＭＯＳ メモリにお
いては、高速化及び大答蛍化の目的から、記憶素子部を
含めた回路全体のザイズ及び個々の素子寸法が縮小され
てきている。しかし現実的には、これにはいくつかの障
害が伴っている。第１に、例えばダイナミックＲＡＭで
は１回路に付随する寄生容量（ＰＮ接合における接合容
量等）を少なくして高速化するために、高比抵抗の単結
晶シリコン基板を使用する場合、記憶素子部のメモリセ
ルの蓄積容量が小さぐなるのを禁じ得ない。その結果、
パッケージ材料中に微量に含まれる放射性物質の崩壊時
に放出されるα粒子が、基板中での電離損失により電子
を励起し、この電子がメモリセルのキャパシタ部分に蓄
積して、既に記憶されている情報を破壊し、これによっ
てメモリセルが誤動作を起こす、ｂわゆるソフトエラー
が起こりやすくなる。これは、基板の比抵抗が高いため
、ＰＮ接合から空乏層が伸びやすくなシ、上記励起によ
って空乏層内で電子−正孔対の発生量が増し、これによ
って生じたキャリアがキャパシタ部分の基板表面にまで
移行し、そこに蓄積されて電荷の正常な記憶状態全部し
プヒ９、ドレイン領域へ侵入してその電位を抵下させて
し１つことが原因であると考えられる・とくにメモリセ
ルの蓄積容量が小さいときこの影響は著しい。
ｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ）型２例えばＭＯＢ（ＭｅｔａＩ ０ｘｉｄｅ
Ｓｅｍ１ｃｏ−ｎｄｕｃｔｏｒ）型電界効果トランジス
タ（以下、ＭＯＳＦＥＴ またはこの上位概念であるＭ
ＩＳＦＥ’Ｉ’ という）を用いたＭＯＳ メモリにお
いては、高速化及び大答蛍化の目的から、記憶素子部を
含めた回路全体のザイズ及び個々の素子寸法が縮小され
てきている。しかし現実的には、これにはいくつかの障
害が伴っている。第１に、例えばダイナミックＲＡＭで
は１回路に付随する寄生容量（ＰＮ接合における接合容
量等）を少なくして高速化するために、高比抵抗の単結
晶シリコン基板を使用する場合、記憶素子部のメモリセ
ルの蓄積容量が小さぐなるのを禁じ得ない。その結果、
パッケージ材料中に微量に含まれる放射性物質の崩壊時
に放出されるα粒子が、基板中での電離損失により電子
を励起し、この電子がメモリセルのキャパシタ部分に蓄
積して、既に記憶されている情報を破壊し、これによっ
てメモリセルが誤動作を起こす、ｂわゆるソフトエラー
が起こりやすくなる。これは、基板の比抵抗が高いため
、ＰＮ接合から空乏層が伸びやすくなシ、上記励起によ
って空乏層内で電子−正孔対の発生量が増し、これによ
って生じたキャリアがキャパシタ部分の基板表面にまで
移行し、そこに蓄積されて電荷の正常な記憶状態全部し
プヒ９、ドレイン領域へ侵入してその電位を抵下させて
し１つことが原因であると考えられる・とくにメモリセ
ルの蓄積容量が小さいときこの影響は著しい。
第２に大容量化のため素子寸法を縮小すると内部の電界
が高＜＆Ｄ、キャリアがピンチオンしたチャンネルから
ドレインへ向う途中でＬｍ界により加速されてドレイン
近傍の空乏層でインノ（クトイオン化をひき起こし電子
−正孔対を作る０例えばＮ型半導体装置においては、発
生した電子は電位分布によりドレインへ流れ正孔は基板
へ流れるが、この正孔が基板へ流れる際に、一部が空乏
層を通過して基板の中性領域に達する前に充分大きな運
動エネルギーを得て更にインパクトイオン化（第２次イ
ンパクトイオン化）をひき起こす、この時も、電子はド
レインへ、正孔は基板へ流れるが、この第２次イオン化
が基板に近い空乏層端部で起こったときには、生成され
た電子はたとえそれが空乏層内で発生したとしても基板
までの電位差が小さいため電界に逆っである確率で基板
に注入される。こうして電気的に基板中に注入された過
剰電子は、一部再結合して消滅するものもあるが、基板
中を拡散してゆくものもある。この拡散していった電子
はメモリセルのキャパシタ部分やドレイン空乏層端に達
するとポテンシャルの井戸に捕えられて、セルの情報が
反転してし筐うという不良が発生することになる。なお
、上記インパクトイオン化は、半導体記憶装置のうち、
とくに常時オン状態のＭＯ８Ｆ’ＥＴが多く集まってい
る周辺回路部で起こフやすいことを実験により判明した
・ 第３に、高比抵抗基板を用いて前記寄生容量を小さくす
ることがある程度β１能であるが、基板が０ＭＯ８（Ｃ
ｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ）回路を含む場合、寄生ＰＮ
ＰＮトランジスタが生成され、基板乃至ウェル電位の変
動が大きくラッチアップ剛性が低くなるという欠点が生
じる。
が高＜＆Ｄ、キャリアがピンチオンしたチャンネルから
ドレインへ向う途中でＬｍ界により加速されてドレイン
近傍の空乏層でインノ（クトイオン化をひき起こし電子
−正孔対を作る０例えばＮ型半導体装置においては、発
生した電子は電位分布によりドレインへ流れ正孔は基板
へ流れるが、この正孔が基板へ流れる際に、一部が空乏
層を通過して基板の中性領域に達する前に充分大きな運
動エネルギーを得て更にインパクトイオン化（第２次イ
ンパクトイオン化）をひき起こす、この時も、電子はド
レインへ、正孔は基板へ流れるが、この第２次イオン化
が基板に近い空乏層端部で起こったときには、生成され
た電子はたとえそれが空乏層内で発生したとしても基板
までの電位差が小さいため電界に逆っである確率で基板
に注入される。こうして電気的に基板中に注入された過
剰電子は、一部再結合して消滅するものもあるが、基板
中を拡散してゆくものもある。この拡散していった電子
はメモリセルのキャパシタ部分やドレイン空乏層端に達
するとポテンシャルの井戸に捕えられて、セルの情報が
反転してし筐うという不良が発生することになる。なお
、上記インパクトイオン化は、半導体記憶装置のうち、
とくに常時オン状態のＭＯ８Ｆ’ＥＴが多く集まってい
る周辺回路部で起こフやすいことを実験により判明した
・ 第３に、高比抵抗基板を用いて前記寄生容量を小さくす
ることがある程度β１能であるが、基板が０ＭＯ８（Ｃ
ｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ）回路を含む場合、寄生ＰＮ
ＰＮトランジスタが生成され、基板乃至ウェル電位の変
動が大きくラッチアップ剛性が低くなるという欠点が生
じる。
（発明の目的）
不発明は、α線とインパクトイオン化とによフ少数キャ
リアがひき起こすメモリセルの誤動作を防止し、ラッチ
アップ剛性を高めたメモリ装置全提供することを目的と
する・ （発明の構成） 不発明は記憶素子とこの記憶素子ｆ ｆｌｉｌｊ御する
周辺回路素子とを同−半２４子体基板に有するメ七り装
置において、記憶素子は基板と反対導電性で低比抵抗の
ウェル内に設け、周辺回路素子は基板と反対導電性で１
爾比抵抗のウェル内に設けたことを特徴とする。さらに
前記記憶素子のあるウェルは、該ウェルがＰ型のときグ
ランド寛仁に、Ｎ型のとき正の電源電位に同足し、前記
周辺回路素子のあるウェルは、該ウェルがＰ型のときマ
イナス電位・に、Ｎ型のとき正の電源電位より問い電位
に固足するものとする。これは両ウェル内にある各ＭＯ
８ＦＥＴ のゲート閾値電位がウェルの不純物濃度の違
いによって変化しないように調整することが可能となる
。
リアがひき起こすメモリセルの誤動作を防止し、ラッチ
アップ剛性を高めたメモリ装置全提供することを目的と
する・ （発明の構成） 不発明は記憶素子とこの記憶素子ｆ ｆｌｉｌｊ御する
周辺回路素子とを同−半２４子体基板に有するメ七り装
置において、記憶素子は基板と反対導電性で低比抵抗の
ウェル内に設け、周辺回路素子は基板と反対導電性で１
爾比抵抗のウェル内に設けたことを特徴とする。さらに
前記記憶素子のあるウェルは、該ウェルがＰ型のときグ
ランド寛仁に、Ｎ型のとき正の電源電位に同足し、前記
周辺回路素子のあるウェルは、該ウェルがＰ型のときマ
イナス電位・に、Ｎ型のとき正の電源電位より問い電位
に固足するものとする。これは両ウェル内にある各ＭＯ
８ＦＥＴ のゲート閾値電位がウェルの不純物濃度の違
いによって変化しないように調整することが可能となる
。
（発明の効果）
不発明によれば、記憶素子は低比抵抗のウェル内にある
ためＰＮ接合答容量大きい（すなわぢ、メモリセルの蓄
積容量が大きい）ため、α線等によるソフトエラーが起
こりに＜＜、かつ寄生ＰＮＰＮトランジスタの基板乃至
ウェル電位も同じ電流量での変動がおさえられてラッチ
アップ耐圧が高くなり、半導体記憶装置全体としてのラ
ッチアップ１Ｍ、流が大きくなる。一方周辺回路素子は
ＰＮＮ接合針量小さいシェル内にあるために、高速動作
が可能となる。さらに、周辺回路素子でのインパクトイ
オン化に、１生ずる少数キャリアは、ウェルから反対導
電性の基板に達すれば多数キャリアになり、記憶素子の
あるウェルには影響を及ぼさない。よって、非常に優れ
たメモリが得られる。
ためＰＮ接合答容量大きい（すなわぢ、メモリセルの蓄
積容量が大きい）ため、α線等によるソフトエラーが起
こりに＜＜、かつ寄生ＰＮＰＮトランジスタの基板乃至
ウェル電位も同じ電流量での変動がおさえられてラッチ
アップ耐圧が高くなり、半導体記憶装置全体としてのラ
ッチアップ１Ｍ、流が大きくなる。一方周辺回路素子は
ＰＮＮ接合針量小さいシェル内にあるために、高速動作
が可能となる。さらに、周辺回路素子でのインパクトイ
オン化に、１生ずる少数キャリアは、ウェルから反対導
電性の基板に達すれば多数キャリアになり、記憶素子の
あるウェルには影響を及ぼさない。よって、非常に優れ
たメモリが得られる。
（実施例の説明）
以下、不発明を１トランジスタ型ダイナミックＭ（ＪＳ
メモリに適用した一実施例について図面を参照して製造
工程順に説明する。
メモリに適用した一実施例について図面を参照して製造
工程順に説明する。
まず第１図に示すようにＮ型車結晶シリコンハ＆１の一
主平面上に熱「゛敗北１換２ヲその後のイオン注入時に
基板表面を損傷させないための保護膜として形成する。
主平面上に熱「゛敗北１換２ヲその後のイオン注入時に
基板表面を損傷させないための保護膜として形成する。
次［，７オトレジスト３をフォトリソグラフィー技術金
柑いてパターンニングし。
柑いてパターンニングし。
全面に硼素４をイオン注入する。この結果、記憶素子の
置かれる部分にＰ型不純物５が尋人される。
置かれる部分にＰ型不純物５が尋人される。
第２図では、フォトレジスト６を７オトリソク′ラフイ
ーによシパターンニングした後、全面に１リリ［素７を
イオン注入し１周辺回路素子の置かれる部分にＰ型不純
物８を導入する。この時、記憶素子？置く部分に導入さ
れるＰ型不純物５０世は、イオン注入のドーズ量を適切
に設定することによって周辺回路素子を置＜ ＩＩｓ分
に尋人されるＰ型不純物８の短よシ多くなるように９４
節しておく０次に、Ｐ型不糾物５及び８を窒素雰囲気中
で熱処理して深く拡散させ、第３図に示す記憶素子を１
〃＜Ｐ型のウェル９と周辺回１賂素子ｆ：置くＰ型のウ
ェル１０と全作る。この図では選択酸化によ、！７素子
分離の為に設けたフィールド酸化膜１２と同じく素子分
離のために７オトレジス）ｋマスクとした硼素のイオン
注入で導入したチャンネルストッパー１１および、ウェ
ル内の素子領域に熱酸化にょ〃新しく形成したゲート酸
化膜１３を形成した段階まで示されている。
ーによシパターンニングした後、全面に１リリ［素７を
イオン注入し１周辺回路素子の置かれる部分にＰ型不純
物８を導入する。この時、記憶素子？置く部分に導入さ
れるＰ型不純物５０世は、イオン注入のドーズ量を適切
に設定することによって周辺回路素子を置＜ ＩＩｓ分
に尋人されるＰ型不純物８の短よシ多くなるように９４
節しておく０次に、Ｐ型不糾物５及び８を窒素雰囲気中
で熱処理して深く拡散させ、第３図に示す記憶素子を１
〃＜Ｐ型のウェル９と周辺回１賂素子ｆ：置くＰ型のウ
ェル１０と全作る。この図では選択酸化によ、！７素子
分離の為に設けたフィールド酸化膜１２と同じく素子分
離のために７オトレジス）ｋマスクとした硼素のイオン
注入で導入したチャンネルストッパー１１および、ウェ
ル内の素子領域に熱酸化にょ〃新しく形成したゲート酸
化膜１３を形成した段階まで示されている。
第４図は、化学的気相成長法によシ全面に成長した多結
晶質シリコン膜にリンを拡散させ、ＭＯＳＦＥＴ のケ
ート電極１４とメモリセルのキャパシタを極１６とをフ
ォトリソグラフィーとエツチングとにＪｌパターンニン
グした後、多結晶質シリコン箪極１４，１６の側面及び
上面に熱酸化によル保ｔ＜（Ｍ １５ ｋ形成し、フォ
トレジストヲマスクとした砒素イオン注入と窒素雰囲気
中での熱処理とによ、０１Ｎ型のソース・ドレイン拡散
層１７を形成した工程断面図である。続いて第５図に示
すように、全面にリンシリケートガラスのＩＱ ｍＪ
ｉ（Ａ縁膜１８を化学的気相成長法で成長した後、記憶
素子のあるウェル９９周辺回路素子のあるウェル１０゜
ソース・ドレイン領域１７．多結晶質シリコンのゲート
電極１４およびキャパシタ電極１６との導通をとるため
にコンタクト孔を開孔し、それぞれアルミニウム配線１
９，２０，２１．および２２を形成し本発明による最終
構造の断面図を得る。
晶質シリコン膜にリンを拡散させ、ＭＯＳＦＥＴ のケ
ート電極１４とメモリセルのキャパシタを極１６とをフ
ォトリソグラフィーとエツチングとにＪｌパターンニン
グした後、多結晶質シリコン箪極１４，１６の側面及び
上面に熱酸化によル保ｔ＜（Ｍ １５ ｋ形成し、フォ
トレジストヲマスクとした砒素イオン注入と窒素雰囲気
中での熱処理とによ、０１Ｎ型のソース・ドレイン拡散
層１７を形成した工程断面図である。続いて第５図に示
すように、全面にリンシリケートガラスのＩＱ ｍＪ
ｉ（Ａ縁膜１８を化学的気相成長法で成長した後、記憶
素子のあるウェル９９周辺回路素子のあるウェル１０゜
ソース・ドレイン領域１７．多結晶質シリコンのゲート
電極１４およびキャパシタ電極１６との導通をとるため
にコンタクト孔を開孔し、それぞれアルミニウム配線１
９，２０，２１．および２２を形成し本発明による最終
構造の断面図を得る。
第６図は、不発明をＣＭＵ Ｓ構成の周辺回路をもつ半
４体記憶装置に適用した実施例を示す。本図において、
（Ａ）はＮチャンネル型Ｍ（ＪＳＦＥＴの周辺回路素子
ｔＢｌのあるＰワエルをマイナス電位に接続するための
部分である。 （（１）はＰチャンネル型Ｍ（ＪＳＦＥ
Ｔ の周辺回路素子で、アルミ配線により（Ｂ）と共に
ＣＭ（Ｊ Ｓ構成の周辺回路となる。（１１）は、Ｎチ
ャンネル型Ｍ（ＪＳＦＥＴ（匂とＭＯＢキャパシタ（Ｄ
とにより構成されるｌトランジスタ型ダイナミックメモ
リセルのあるＰウェルとグランド電位との接続をとる部
分である。
４体記憶装置に適用した実施例を示す。本図において、
（Ａ）はＮチャンネル型Ｍ（ＪＳＦＥＴの周辺回路素子
ｔＢｌのあるＰワエルをマイナス電位に接続するための
部分である。 （（１）はＰチャンネル型Ｍ（ＪＳＦＥ
Ｔ の周辺回路素子で、アルミ配線により（Ｂ）と共に
ＣＭ（Ｊ Ｓ構成の周辺回路となる。（１１）は、Ｎチ
ャンネル型Ｍ（ＪＳＦＥＴ（匂とＭＯＢキャパシタ（Ｄ
とにより構成されるｌトランジスタ型ダイナミックメモ
リセルのあるＰウェルとグランド電位との接続をとる部
分である。
かかる実施例によれば記憶効果がすぐれ、かつ高速なメ
モＩＪ ａ置が得られる。
モＩＪ ａ置が得られる。
以上不発明の実施例全ボしたが、これらの実施例には種
々の変形が可能である０例えばメモリセル部の素子構成
は上記の１トランジスタ方式に限らス、複数のトランジ
スタを組込んだ構成とすることもできる。また、６トラ
ンジスタ、或は４トランジスタと２抵抗とから構成され
るスタティックＲＡＭのメモリセルとすることもできる
。′！また、多結晶質シリコン膜を２層用いて、下層が
キャパシタ電極、上層がゲート電極である構造とするこ
ともｆｉＪ’能である。
々の変形が可能である０例えばメモリセル部の素子構成
は上記の１トランジスタ方式に限らス、複数のトランジ
スタを組込んだ構成とすることもできる。また、６トラ
ンジスタ、或は４トランジスタと２抵抗とから構成され
るスタティックＲＡＭのメモリセルとすることもできる
。′！また、多結晶質シリコン膜を２層用いて、下層が
キャパシタ電極、上層がゲート電極である構造とするこ
ともｆｉＪ’能である。
第１図乃至第５図は、不発明の一冥施例を工程順に示す
斜断面図である。第６図は、不発明の他の実施例全示す
断面図である。 、１・・・・・・Ｎ壓単結晶シリコン基板、２・・・・
・・熱ば化膜、３・・・・・・フォトレジスト、４・・
・・・・硼素イオン。 ５・・・・・・Ｐ型不純物としての硼素％ ６・・・・
・フォトレジスト、７・・・・・・硼素イオン、８・・
・・・Ｐ型不純物としての硼素、９・・・・・・記憶素
子を１盗くＰ型ウェル。 １０・・・・・・周辺回路素子を置くＰ型ウェル、１１
・・・・・・チャンネルストッパ、１２・・・・・・フ
ィールド酸化膜、１３・・・・・・ＭＯ８構造の絶縁膜
としての熱酸化膜、１４・・・・・ゲート電極、１５・
・・・・熱酸化膜、１６・・・・・・キャパシタ電極、
１７・・・・・・ソース・ドラインとしての砒素拡散層
、１８・・・・・・層間絶縁膜、１９・・・・・・記憶
素子の置かれたＰ型ウェル９をグランド電位と接続する
ためのアルミ配線、２０・・・・・・周辺回路素子の置
かれたＰ型ウェル１０′ｆｆ：マイナス電位と接続する
ためのアルミ配線、２１・・・・・・・・ＭＯＳＦＥＴ
のソース・ドレイン１７’に相互に結線するアルミ配線
、２２・・・・ゲート電極或いはキャパシタ電極結線用
のアルミ配ｍ、ｔＩＳＪ・・・・・・周辺回路素子のあ
るＰ型ウェルとマイナス電位とを接続するための部分、
（Ｂ）・・・・・・Ｎチャンネル型Ｍ（ＪＳｌ！’ＥＴ
の周辺回路素子、 Ｌ）・・・・・Ｐチャンネル型Ｍ（
ＪＳＩ”ＥＴの周辺回路素子、 ｔＵ・・・・・・記憶
素子のあるＰ型ウェルとグランド電位とを接続するため
の部分、（匂・・・・・・記憶素子部のＮチャンネル型
ＭＯ８ＦＥＴ、（Ｆ）・・・・・・記憶素子部のＭＯＳ
キャパシタ。 代理人 弁理士 内 原 晋
斜断面図である。第６図は、不発明の他の実施例全示す
断面図である。 、１・・・・・・Ｎ壓単結晶シリコン基板、２・・・・
・・熱ば化膜、３・・・・・・フォトレジスト、４・・
・・・・硼素イオン。 ５・・・・・・Ｐ型不純物としての硼素％ ６・・・・
・フォトレジスト、７・・・・・・硼素イオン、８・・
・・・Ｐ型不純物としての硼素、９・・・・・・記憶素
子を１盗くＰ型ウェル。 １０・・・・・・周辺回路素子を置くＰ型ウェル、１１
・・・・・・チャンネルストッパ、１２・・・・・・フ
ィールド酸化膜、１３・・・・・・ＭＯ８構造の絶縁膜
としての熱酸化膜、１４・・・・・ゲート電極、１５・
・・・・熱酸化膜、１６・・・・・・キャパシタ電極、
１７・・・・・・ソース・ドラインとしての砒素拡散層
、１８・・・・・・層間絶縁膜、１９・・・・・・記憶
素子の置かれたＰ型ウェル９をグランド電位と接続する
ためのアルミ配線、２０・・・・・・周辺回路素子の置
かれたＰ型ウェル１０′ｆｆ：マイナス電位と接続する
ためのアルミ配線、２１・・・・・・・・ＭＯＳＦＥＴ
のソース・ドレイン１７’に相互に結線するアルミ配線
、２２・・・・ゲート電極或いはキャパシタ電極結線用
のアルミ配ｍ、ｔＩＳＪ・・・・・・周辺回路素子のあ
るＰ型ウェルとマイナス電位とを接続するための部分、
（Ｂ）・・・・・・Ｎチャンネル型Ｍ（ＪＳｌ！’ＥＴ
の周辺回路素子、 Ｌ）・・・・・Ｐチャンネル型Ｍ（
ＪＳＩ”ＥＴの周辺回路素子、 ｔＵ・・・・・・記憶
素子のあるＰ型ウェルとグランド電位とを接続するため
の部分、（匂・・・・・・記憶素子部のＮチャンネル型
ＭＯ８ＦＥＴ、（Ｆ）・・・・・・記憶素子部のＭＯＳ
キャパシタ。 代理人 弁理士 内 原 晋
Claims (1)
- （１）記憶素子と該記憶素子を制御する周辺回路素子と
會有する半導体記憶装置において、前記記憶素子は基板
と反対４電性て低抵抗領域内に設けｈ Ｍ’Ｊ記周辺回
路累子は基板と反対導電性で面比抵抗領域内に設けたこ
とｆ：特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057903A JPS60200568A (ja) | 1984-03-26 | 1984-03-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057903A JPS60200568A (ja) | 1984-03-26 | 1984-03-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200568A true JPS60200568A (ja) | 1985-10-11 |
Family
ID=13068946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057903A Pending JPS60200568A (ja) | 1984-03-26 | 1984-03-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200568A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415965A (en) * | 1987-07-10 | 1989-01-19 | Toshiba Corp | Semiconductor memory and manufacture thereof |
| US5428239A (en) * | 1990-05-02 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having retrograde well and diffusion-type well |
| US5726475A (en) * | 1987-07-10 | 1998-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
-
1984
- 1984-03-26 JP JP59057903A patent/JPS60200568A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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