JPH10163435A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10163435A JPH10163435A JP8319510A JP31951096A JPH10163435A JP H10163435 A JPH10163435 A JP H10163435A JP 8319510 A JP8319510 A JP 8319510A JP 31951096 A JP31951096 A JP 31951096A JP H10163435 A JPH10163435 A JP H10163435A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置に、メモリセル面積を増加
させることなくバイポーラトランジスタを形成する。 【解決手段】 ＭＯＳトランジスタのソース／ドレイン
領域と連通して共通に形成された領域をリンクベース領
域とし、ビット線コンタクト部開口からエミッタ領域を
不純物注入により形成してバイポーラトランジスタを形
成する。または、ビット線コンタクト部開口から真性ベ
ース領域とエミッタ領域とを不純物注入により形成して
バイポーラトランジスタを形成する。この真性ベース領
域は、ソース／ドレイン領域より深く形成する。さら
に、真性ベース領域とリンクベース領域の注入不純物を
変える。
させることなくバイポーラトランジスタを形成する。 【解決手段】 ＭＯＳトランジスタのソース／ドレイン
領域と連通して共通に形成された領域をリンクベース領
域とし、ビット線コンタクト部開口からエミッタ領域を
不純物注入により形成してバイポーラトランジスタを形
成する。または、ビット線コンタクト部開口から真性ベ
ース領域とエミッタ領域とを不純物注入により形成して
バイポーラトランジスタを形成する。この真性ベース領
域は、ソース／ドレイン領域より深く形成する。さら
に、真性ベース領域とリンクベース領域の注入不純物を
変える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、メモリ部のＭＯＳトランジスタの領域にバイポ
ーラトランジスタを含む半導体記憶装置に関するもので
ある。
に関し、メモリ部のＭＯＳトランジスタの領域にバイポ
ーラトランジスタを含む半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】図２５に、従来の半導体記憶装置として
のＳＲＡＭメモリセルの等価回路を示す。従来のＳＲＡ
Ｍメモリセルは、負荷素子Ｒ１，Ｒ２、アクセストラン
ジスタＱ１，Ｑ２、ドライバトランジスタＱ３，Ｑ４の
計６素子から構成されている。また、ＢＬはビット線、
ＷＬはワード線、Ｖｃｃは電源線を示す。しかし、従来
のメモリセルでは、電源電圧の低電圧化によるカラム電
流の減少に対応できず、図２６に示すように、アクセス
トランジスタＱ１，Ｑ２にバイポーラトランジスタＱ
５，Ｑ６を接続し、カラム電流を増幅するメモリセルが
提案されている。
のＳＲＡＭメモリセルの等価回路を示す。従来のＳＲＡ
Ｍメモリセルは、負荷素子Ｒ１，Ｒ２、アクセストラン
ジスタＱ１，Ｑ２、ドライバトランジスタＱ３，Ｑ４の
計６素子から構成されている。また、ＢＬはビット線、
ＷＬはワード線、Ｖｃｃは電源線を示す。しかし、従来
のメモリセルでは、電源電圧の低電圧化によるカラム電
流の減少に対応できず、図２６に示すように、アクセス
トランジスタＱ１，Ｑ２にバイポーラトランジスタＱ
５，Ｑ６を接続し、カラム電流を増幅するメモリセルが
提案されている。
【０００３】
【発明が解決しようとする課題】このような図２６に示
すメモリセルの場合、素子数が従来の６素子から８素子
となるため、メモリセル面積の増加が懸念され、メモリ
セル面積を増加させることなくバイポーラトランジスタ
Ｑ５，Ｑ６をメモリセルに形成する技術が必要である。
この発明は、このような問題を解決するためになされた
もので、ＭＯＳトランジスタの領域にその面積を増加さ
せることなく、バイポーラトランジスタを含むようにし
た半導体記憶装置およびその製造方法を提供しようとす
るものである。
すメモリセルの場合、素子数が従来の６素子から８素子
となるため、メモリセル面積の増加が懸念され、メモリ
セル面積を増加させることなくバイポーラトランジスタ
Ｑ５，Ｑ６をメモリセルに形成する技術が必要である。
この発明は、このような問題を解決するためになされた
もので、ＭＯＳトランジスタの領域にその面積を増加さ
せることなく、バイポーラトランジスタを含むようにし
た半導体記憶装置およびその製造方法を提供しようとす
るものである。
【０００４】
【課題を解決するための手段】この発明による半導体記
憶装置は、半導体メモリ部において半導体領域の主面に
チャネル領域が形成され、このチャネル領域を挟んで対
向するソース／ドレイン領域を有するＭＯＳトランジス
タと、前記ソース／ドレイン領域に対するコンタクト用
開口部からエミッタが形成され、前記ソース／ドレイン
領域と共通の領域をベース領域とし、前記半導体領域を
コレクタ領域とするバイポーラトランジスタとを備えた
ものである。
憶装置は、半導体メモリ部において半導体領域の主面に
チャネル領域が形成され、このチャネル領域を挟んで対
向するソース／ドレイン領域を有するＭＯＳトランジス
タと、前記ソース／ドレイン領域に対するコンタクト用
開口部からエミッタが形成され、前記ソース／ドレイン
領域と共通の領域をベース領域とし、前記半導体領域を
コレクタ領域とするバイポーラトランジスタとを備えた
ものである。
【０００５】また、この発明による半導体記憶装置は、
前記バイポーラトランジスタの前記エミッタと前記ベー
スとの間に前記エミッタより深く形成された真性ベース
領域を備えたものである。ここにおいて、前記バイポー
ラトランジスタのベース領域は、前記真性ベース領域
と、前記ソース／ドレイン領域と共通の領域であるリン
クベース領域とからなるものである。
前記バイポーラトランジスタの前記エミッタと前記ベー
スとの間に前記エミッタより深く形成された真性ベース
領域を備えたものである。ここにおいて、前記バイポー
ラトランジスタのベース領域は、前記真性ベース領域
と、前記ソース／ドレイン領域と共通の領域であるリン
クベース領域とからなるものである。
【０００６】また、この発明による半導体記憶装置は、
前記ソース／ドレイン領域が浅く形成され、前記真性ベ
ース領域が前記ソース／ドレイン領域より深く形成され
たものである。また、この発明による半導体記憶装置
は、前記ＭＯＳトランジスタがＳＲＡＭメモリセルのア
クセス用トランジスタとして形成され、前記バイポーラ
トランジスタが前記ＭＯＳトランジスタのビット線コン
タクト用の開口部に形成されたものである。
前記ソース／ドレイン領域が浅く形成され、前記真性ベ
ース領域が前記ソース／ドレイン領域より深く形成され
たものである。また、この発明による半導体記憶装置
は、前記ＭＯＳトランジスタがＳＲＡＭメモリセルのア
クセス用トランジスタとして形成され、前記バイポーラ
トランジスタが前記ＭＯＳトランジスタのビット線コン
タクト用の開口部に形成されたものである。
【０００７】また、この発明による半導体記憶装置は、
前記半導体領域がｐ型であり、前記ソース／ドレイン領
域の一方をｎ−型とし他方をｎ＋型としたものである。
また、この発明による半導体記憶装置は、前記半導体領
域がｐ型であり、前記ソース／ドレイン領域の双方をｎ
−型としたものである。
前記半導体領域がｐ型であり、前記ソース／ドレイン領
域の一方をｎ−型とし他方をｎ＋型としたものである。
また、この発明による半導体記憶装置は、前記半導体領
域がｐ型であり、前記ソース／ドレイン領域の双方をｎ
−型としたものである。
【０００８】また、この発明による半導体記憶装置は、
前記半導体領域がｐ型であり、前記ソース／ドレイン領
域および前記ベース領域が燐を主要不純物とするｎ−型
であるものである。また、この発明による半導体記憶装
置は、前記ソース／ドレイン領域および前記リンクベー
ス領域に共通の主要不純物と前記真性ベース領域の主要
不純物とが異なるものである。また、この発明による半
導体記憶装置は、前記ソース／ドレイン領域および前記
ベース領域に共通の主要不純物が砒素であり、前記真性
ベース領域の主要不純物が燐であるものである。
前記半導体領域がｐ型であり、前記ソース／ドレイン領
域および前記ベース領域が燐を主要不純物とするｎ−型
であるものである。また、この発明による半導体記憶装
置は、前記ソース／ドレイン領域および前記リンクベー
ス領域に共通の主要不純物と前記真性ベース領域の主要
不純物とが異なるものである。また、この発明による半
導体記憶装置は、前記ソース／ドレイン領域および前記
ベース領域に共通の主要不純物が砒素であり、前記真性
ベース領域の主要不純物が燐であるものである。
【０００９】また、この発明による半導体記憶装置は、
前記バイポーラトランジスタの前記エミッタ領域が、前
記ＭＯＳトランジスタとは逆導電型である他のＭＯＳト
ランジスタのソース／ドレイン領域のコンタクト層と同
時に形成されたものである。また、この発明による半導
体記憶装置は、前記バイポーラトランジスタの前記エミ
ッタ領域の不純物濃度と、前記他のＭＯＳトランジスタ
の前記ソース／ドレイン領域の不純物濃度との和が、前
記他のＭＯＳトランジスタの前記ソース／ドレイン領域
の前記コンタクト層の不純物濃度と実質的に等しく形成
されたものである。
前記バイポーラトランジスタの前記エミッタ領域が、前
記ＭＯＳトランジスタとは逆導電型である他のＭＯＳト
ランジスタのソース／ドレイン領域のコンタクト層と同
時に形成されたものである。また、この発明による半導
体記憶装置は、前記バイポーラトランジスタの前記エミ
ッタ領域の不純物濃度と、前記他のＭＯＳトランジスタ
の前記ソース／ドレイン領域の不純物濃度との和が、前
記他のＭＯＳトランジスタの前記ソース／ドレイン領域
の前記コンタクト層の不純物濃度と実質的に等しく形成
されたものである。
【００１０】次に、この発明による半導体記憶装置の製
造方法は、半導体メモリ部の半導体領域の主面にチャネ
ル領域とこのチャネル領域に対向するソース／ドレイン
領域とを形成してＭＯＳトランジスタを形成し、前記ソ
ース／ドレイン領域に対するコンタクト用開口部からエ
ミッタ領域を形成し、前記ソース／ドレイン領域と共通
の領域をベース領域とし、前記半導体領域をコレクタ領
域としてバイポーラトランジスタを形成するものであ
る。
造方法は、半導体メモリ部の半導体領域の主面にチャネ
ル領域とこのチャネル領域に対向するソース／ドレイン
領域とを形成してＭＯＳトランジスタを形成し、前記ソ
ース／ドレイン領域に対するコンタクト用開口部からエ
ミッタ領域を形成し、前記ソース／ドレイン領域と共通
の領域をベース領域とし、前記半導体領域をコレクタ領
域としてバイポーラトランジスタを形成するものであ
る。
【００１１】また、この発明による半導体記憶装置の製
造方法は、前記ソース／ドレイン領域に対するコンタク
ト用開口部から真性ベース領域を形成した後、この真性
ベース領域より浅く前記エミッタ領域を形成するもので
ある。ここにおいて、前記バイポーラトランジスタのベ
ース領域は、前記真性ベース領域と、前記ソース／ドレ
イン領域と共通の領域であるリンクベース領域とから形
成される。
造方法は、前記ソース／ドレイン領域に対するコンタク
ト用開口部から真性ベース領域を形成した後、この真性
ベース領域より浅く前記エミッタ領域を形成するもので
ある。ここにおいて、前記バイポーラトランジスタのベ
ース領域は、前記真性ベース領域と、前記ソース／ドレ
イン領域と共通の領域であるリンクベース領域とから形
成される。
【００１２】また、この発明による半導体記憶装置の製
造方法は、前記ソース／ドレイン領域を浅く形成し、前
記真性ベース領域を前記ソース／ドレイン領域より深く
形成するものである。また、この発明による半導体記憶
装置の製造方法は、前記ＭＯＳトランジスタをＳＲＡＭ
メモリセルのアクセス用トランジスタとして形成し、前
記バイポーラトランジスタを前記ＭＯＳトランジスタの
ビット線コンタクト用の開口部に形成するものである。
造方法は、前記ソース／ドレイン領域を浅く形成し、前
記真性ベース領域を前記ソース／ドレイン領域より深く
形成するものである。また、この発明による半導体記憶
装置の製造方法は、前記ＭＯＳトランジスタをＳＲＡＭ
メモリセルのアクセス用トランジスタとして形成し、前
記バイポーラトランジスタを前記ＭＯＳトランジスタの
ビット線コンタクト用の開口部に形成するものである。
【００１３】また、この発明による半導体記憶装置の製
造方法は、前記半導体領域をｐ型とし、前記ソース／ド
レイン領域の一方をｎ−型とし他方をｎ＋型としたもの
である。また、この発明による半導体記憶装置の製造方
法は、前記半導体領域をｐ型とし、前記ソース／ドレイ
ン領域の双方をｎ−型としたものである。
造方法は、前記半導体領域をｐ型とし、前記ソース／ド
レイン領域の一方をｎ−型とし他方をｎ＋型としたもの
である。また、この発明による半導体記憶装置の製造方
法は、前記半導体領域をｐ型とし、前記ソース／ドレイ
ン領域の双方をｎ−型としたものである。
【００１４】また、この発明による半導体記憶装置の製
造方法は、前記半導体領域をｐ型とし、前記ソース／ド
レイン領域および前記ベース領域にｎ−型の主要不純物
として燐を注入するものである。また、この発明による
半導体記憶装置の製造方法は、前記真性ベース領域に前
記ソース／ドレイン領域および前記ベース領域に共通の
主要不純物とは異なる主要不純物を注入するものであ
る。
造方法は、前記半導体領域をｐ型とし、前記ソース／ド
レイン領域および前記ベース領域にｎ−型の主要不純物
として燐を注入するものである。また、この発明による
半導体記憶装置の製造方法は、前記真性ベース領域に前
記ソース／ドレイン領域および前記ベース領域に共通の
主要不純物とは異なる主要不純物を注入するものであ
る。
【００１５】また、この発明による半導体記憶装置の製
造方法は、前記ソース／ドレイン領域および前記ベース
領域に共通の主要不純物として砒素を注入し、前記真性
ベース領域の主要不純物として燐を注入するものであ
る。また、この発明による半導体記憶装置の製造方法
は、前記バイポーラトランジスタの前記エミッタを、前
記ＭＯＳトランジスタとは逆導電型である他のＭＯＳト
ランジスタのソース／ドレイン領域のコンタクト層と同
時に形成するものである。
造方法は、前記ソース／ドレイン領域および前記ベース
領域に共通の主要不純物として砒素を注入し、前記真性
ベース領域の主要不純物として燐を注入するものであ
る。また、この発明による半導体記憶装置の製造方法
は、前記バイポーラトランジスタの前記エミッタを、前
記ＭＯＳトランジスタとは逆導電型である他のＭＯＳト
ランジスタのソース／ドレイン領域のコンタクト層と同
時に形成するものである。
【００１６】
実施の形態１．図１は、この発明の一実施の形態による
半導体記憶装置の構造を示す図である。この実施の形態
は、図２６に示した回路構成のＳＲＡＭメモリセルに、
この発明の半導体記憶装置の構造を適用した例である。
この実施の形態は、ＳＲＡＭメモリセルにバイポーラト
ランジスタを形成する場合のメモリセル面積の増大を防
ぐため、ＳＲＡＭメモリセルのビット線コンタクト部に
ＰＮＰ型のバイポーラトランジスタを形成したものであ
る。
半導体記憶装置の構造を示す図である。この実施の形態
は、図２６に示した回路構成のＳＲＡＭメモリセルに、
この発明の半導体記憶装置の構造を適用した例である。
この実施の形態は、ＳＲＡＭメモリセルにバイポーラト
ランジスタを形成する場合のメモリセル面積の増大を防
ぐため、ＳＲＡＭメモリセルのビット線コンタクト部に
ＰＮＰ型のバイポーラトランジスタを形成したものであ
る。
【００１７】図１において、先ずＡ部はＳＲＡＭメモリ
セルのアクセストランジスタとなるＮＭＯＳトランジス
タＱ１（又はＱ２）の形成領域であり、Ｂ部はこのＮＭ
ＯＳトランジスタとビット線とをつなぐＰＮＰ型バイポ
ーラトランジスタＱ５（又はＱ６）の形成領域である。
セルのアクセストランジスタとなるＮＭＯＳトランジス
タＱ１（又はＱ２）の形成領域であり、Ｂ部はこのＮＭ
ＯＳトランジスタとビット線とをつなぐＰＮＰ型バイポ
ーラトランジスタＱ５（又はＱ６）の形成領域である。
【００１８】また、図１において、１はシリコンのｎ型
半導体基板（もしくはｎ型ウェル領域）、２は半導体基
板１の上に形成されたｐ型半導体領域（ウェル領域）で
あり、メモリセルのウェル２ａとなり、かつバイポーラ
トランジスタのコレクタ領域２ｂとなる領域である。２
ｃは半導体領域２の主面にあって、ＮＭＯＳトランジス
タのチャネル領域となる部分である。３はアクセストラ
ンジスタのゲート、３ａはゲート酸化膜である。また、
１１は、不純物濃度の高いｎ型半導体領域であり、ｎ＋
ソース領域（又はドレイン領域）である。１６は、ｎ型
半導体領域であり、アクセストランジスタのドレイン領
域（又はソース領域）１６ａとなり、かつバイポーラト
ランジスタのリンクベース領域１６ｂとなる領域であ
る。１７は、真性ベース領域である。また、５は、バイ
ポーラトランジスタのエミッタである。 さらに、６は
層間絶縁膜、７はビット線につながるエミッタ引出し電
極である。このエミッタ引出し電極７は、アクセストラ
ンジスタのドレイン領域（又はソース領域）１６ａに対
するビット線コンタクトの引き出し電極の位置に形成さ
れている。なお、説明では、ｎ型半導体基板１の上にメ
モリセルを形成する場合について述べるが、ｎ領域に囲
まれた中にメモリセルを形成する場合も同様である。
半導体基板（もしくはｎ型ウェル領域）、２は半導体基
板１の上に形成されたｐ型半導体領域（ウェル領域）で
あり、メモリセルのウェル２ａとなり、かつバイポーラ
トランジスタのコレクタ領域２ｂとなる領域である。２
ｃは半導体領域２の主面にあって、ＮＭＯＳトランジス
タのチャネル領域となる部分である。３はアクセストラ
ンジスタのゲート、３ａはゲート酸化膜である。また、
１１は、不純物濃度の高いｎ型半導体領域であり、ｎ＋
ソース領域（又はドレイン領域）である。１６は、ｎ型
半導体領域であり、アクセストランジスタのドレイン領
域（又はソース領域）１６ａとなり、かつバイポーラト
ランジスタのリンクベース領域１６ｂとなる領域であ
る。１７は、真性ベース領域である。また、５は、バイ
ポーラトランジスタのエミッタである。 さらに、６は
層間絶縁膜、７はビット線につながるエミッタ引出し電
極である。このエミッタ引出し電極７は、アクセストラ
ンジスタのドレイン領域（又はソース領域）１６ａに対
するビット線コンタクトの引き出し電極の位置に形成さ
れている。なお、説明では、ｎ型半導体基板１の上にメ
モリセルを形成する場合について述べるが、ｎ領域に囲
まれた中にメモリセルを形成する場合も同様である。
【００１９】アクセストランジスタとなるＮＭＯＳトラ
ンジスタＱ１は、ソース領域（又はドレイン領域）１１
およびドレイン領域（又はソース領域）１６ａ、チャネ
ル領域２ｃ及びゲート３により形成される。また、バイ
ポーラトランジスタＱ５は、エミッタ５、リンクベース
領域１６ｂ、真性ベース領域１７及びコレクタ２ｂによ
り構成される。
ンジスタＱ１は、ソース領域（又はドレイン領域）１１
およびドレイン領域（又はソース領域）１６ａ、チャネ
ル領域２ｃ及びゲート３により形成される。また、バイ
ポーラトランジスタＱ５は、エミッタ５、リンクベース
領域１６ｂ、真性ベース領域１７及びコレクタ２ｂによ
り構成される。
【００２０】このように形成した半導体ＳＲＡＭ記憶装
置では、アクセストランジスタＱ１のドレイン領域（又
はソース領域）１６ａとバイポーラトランジスタＱ５の
リンクベース領域１６ｂが、ｎ型半導体層１６として共
通であるため、アクセストランジスタＱ１とバイポーラ
トランジスタＱ５が半導体基板の内で接続される。ま
た、ビット線コンタクト部にエミッタ５を形成してバイ
ポーラトランジスタＱ５を形成するため、従来のメモリ
セルに比べメモリセル面積を増加させることなく、バイ
ポーラトランジスタを作りつけることができる。
置では、アクセストランジスタＱ１のドレイン領域（又
はソース領域）１６ａとバイポーラトランジスタＱ５の
リンクベース領域１６ｂが、ｎ型半導体層１６として共
通であるため、アクセストランジスタＱ１とバイポーラ
トランジスタＱ５が半導体基板の内で接続される。ま
た、ビット線コンタクト部にエミッタ５を形成してバイ
ポーラトランジスタＱ５を形成するため、従来のメモリ
セルに比べメモリセル面積を増加させることなく、バイ
ポーラトランジスタを作りつけることができる。
【００２１】このような構成においては、エミッタ開孔
後に、バイポーラトランジスタＱ５のベース領域として
真性ベース領域１７が形成されているので、エミッタ開
孔時のエッチングばらつき等によるバイポーラトランジ
スタＱ５の特性のばらつきが小さいという効果がある。
また、このような構成において、ドレイン領域（又はソ
ース領域）１６ａを含むｎ型半導体層１６の主要不純物
としては、アクセストランジスタＱ１のパンチスルーマ
ージンや分離耐圧特性を低下させない為、拡散係数の小
さい砒素Ａｓを注入するのが望ましい。また、真性ベー
ス領域１７の主要不純物としては、ベース領域をしっか
り確保しバイポーラトランジスタＱ５を安定化させるこ
とができる拡散係数の大きい燐Ｐを注入するのが望まし
い。また、ドレイン領域（又はソース領域）１６ａに拡
散係数の小さい砒素Ａｓを注入することにより、メモリ
セルの縮小に伴うＭＯＳトランジスタの微細化に対応す
ることができる。
後に、バイポーラトランジスタＱ５のベース領域として
真性ベース領域１７が形成されているので、エミッタ開
孔時のエッチングばらつき等によるバイポーラトランジ
スタＱ５の特性のばらつきが小さいという効果がある。
また、このような構成において、ドレイン領域（又はソ
ース領域）１６ａを含むｎ型半導体層１６の主要不純物
としては、アクセストランジスタＱ１のパンチスルーマ
ージンや分離耐圧特性を低下させない為、拡散係数の小
さい砒素Ａｓを注入するのが望ましい。また、真性ベー
ス領域１７の主要不純物としては、ベース領域をしっか
り確保しバイポーラトランジスタＱ５を安定化させるこ
とができる拡散係数の大きい燐Ｐを注入するのが望まし
い。また、ドレイン領域（又はソース領域）１６ａに拡
散係数の小さい砒素Ａｓを注入することにより、メモリ
セルの縮小に伴うＭＯＳトランジスタの微細化に対応す
ることができる。
【００２２】半導体記憶装置のメモリセルでは、集積度
を上げるために、最小のトランジスタゲート長および分
離幅を使用するため、バイポーラトランジスタのベース
に相当するＭＯＳトランジスタのｎ−領域（ドレイン領
域又はソース領域）は浅い方がよく、例えば深さを０．
１μｍ程度以下とする必要がある。一方、バイポーラト
ランジスタを形成する場合、このような浅いｎ−領域を
ベース領域とすることは適当でない。安定した特性のバ
イポーラトランジスタが得られないからである。このた
めに、真性ベース層を形成することが適切である。従っ
て、真性ベース層は、エミッタより深い必要があり、例
えばエミッタを注入で形成する場合、エミッタ深さが
０．１〜０．２μｍ程度となるため、真性ベース層はそ
れ以上に深く形成する。このようなわけで、ＭＯＳトラ
ンジスタに必要な要件とバイポーラトランジスタに必要
な要件の両方を満たすため、メモリセル内にはリンクベ
ース構造のバイポーラトランジスタを形成することが特
に有効である。
を上げるために、最小のトランジスタゲート長および分
離幅を使用するため、バイポーラトランジスタのベース
に相当するＭＯＳトランジスタのｎ−領域（ドレイン領
域又はソース領域）は浅い方がよく、例えば深さを０．
１μｍ程度以下とする必要がある。一方、バイポーラト
ランジスタを形成する場合、このような浅いｎ−領域を
ベース領域とすることは適当でない。安定した特性のバ
イポーラトランジスタが得られないからである。このた
めに、真性ベース層を形成することが適切である。従っ
て、真性ベース層は、エミッタより深い必要があり、例
えばエミッタを注入で形成する場合、エミッタ深さが
０．１〜０．２μｍ程度となるため、真性ベース層はそ
れ以上に深く形成する。このようなわけで、ＭＯＳトラ
ンジスタに必要な要件とバイポーラトランジスタに必要
な要件の両方を満たすため、メモリセル内にはリンクベ
ース構造のバイポーラトランジスタを形成することが特
に有効である。
【００２３】実施の形態２．図２は、この発明の他の実
施の形態による半導体記憶装置の構造を示す図である。
この実施の形態は、図２６に示した回路構成のＳＲＡＭ
メモリセルに、この発明の半導体記憶装置の構造を適用
した他の例である。さらに、この実施の形態において
も、ＳＲＡＭメモリセルにバイポーラトランジスタを形
成する場合のメモリセル面積の増大を防ぐため、ＳＲＡ
Ｍメモリセルのビット線コンタクト部にＰＮＰ型のバイ
ポーラトランジスタを形成する。
施の形態による半導体記憶装置の構造を示す図である。
この実施の形態は、図２６に示した回路構成のＳＲＡＭ
メモリセルに、この発明の半導体記憶装置の構造を適用
した他の例である。さらに、この実施の形態において
も、ＳＲＡＭメモリセルにバイポーラトランジスタを形
成する場合のメモリセル面積の増大を防ぐため、ＳＲＡ
Ｍメモリセルのビット線コンタクト部にＰＮＰ型のバイ
ポーラトランジスタを形成する。
【００２４】図２において、先ずＡ部はＳＲＡＭメモリ
セルのアクセストランジスタとなるＮＭＯＳトランジス
タＱ１（またはＱ２）の形成領域であり、Ｂ部はこのＮ
ＭＯＳトランジスタとビット線との間に介在するＰＮＰ
型バイポーラトランジスタＱ５（またはＱ６）の形成領
域である。
セルのアクセストランジスタとなるＮＭＯＳトランジス
タＱ１（またはＱ２）の形成領域であり、Ｂ部はこのＮ
ＭＯＳトランジスタとビット線との間に介在するＰＮＰ
型バイポーラトランジスタＱ５（またはＱ６）の形成領
域である。
【００２５】また、図２において、１はシリコンのｎ型
半導体基板（もしくはｎ型ウェル領域）、２はｐ型半導
体領域（ウェル領域）、２ａはメモリセルのウェル、２
ｂはバイポーラトランジスタのコレクタ領域、２ｃはＮ
ＭＯＳトランジスタのチャネル領域、３はアクセストラ
ンジスタのゲート、３ａはゲート酸化膜、５はバイポー
ラトランジスタのエミッタ、６は層間絶縁膜、７はエミ
ッタ引出し電極、１１はｎ＋ソース領域（又はドレイン
領域）であり、以上の構成は図1と同様である。しか
し、この実施の形態２では、次の点が異なる。すなわ
ち、図２において、４は十分な厚みを有するｎ型半導体
領域、４ａはアクセストランジスタのドレイン領域（又
はソース領域）、４ｂはバイポーラトランジスタのベー
ス領域であり、図１における真性ベース領域に相当する
ものがない。
半導体基板（もしくはｎ型ウェル領域）、２はｐ型半導
体領域（ウェル領域）、２ａはメモリセルのウェル、２
ｂはバイポーラトランジスタのコレクタ領域、２ｃはＮ
ＭＯＳトランジスタのチャネル領域、３はアクセストラ
ンジスタのゲート、３ａはゲート酸化膜、５はバイポー
ラトランジスタのエミッタ、６は層間絶縁膜、７はエミ
ッタ引出し電極、１１はｎ＋ソース領域（又はドレイン
領域）であり、以上の構成は図1と同様である。しか
し、この実施の形態２では、次の点が異なる。すなわ
ち、図２において、４は十分な厚みを有するｎ型半導体
領域、４ａはアクセストランジスタのドレイン領域（又
はソース領域）、４ｂはバイポーラトランジスタのベー
ス領域であり、図１における真性ベース領域に相当する
ものがない。
【００２６】アクセストランジスタとなるＮＭＯＳトラ
ンジスタＱ１は、ソース領域（又はドレイン領域）１１
およびドレイン領域（又はソース領域）４ａ、チャネル
領域２ｃ及びゲート３により形成される。また、バイポ
ーラトランジスタＱ５は、エミッタ５、ベース４ｂ及び
コレクタ２ｂにより構成される。このように形成した半
導体ＳＲＡＭ記憶装置では、アクセストランジスタＱ１
のドレイン領域（又はソース領域）４ａとバイポーラト
ランジスタＱ５のベース領域４ｂが、ｎ型半導体層４と
して共通であるため、アクセストランジスタＱ１とバイ
ポーラトランジスタＱ５が半導体基板の内で接続され
る。また、ビット線コンタクト部にエミッタ５を形成し
てバイポーラトランジスタＱ５を形成するため、従来の
メモリセルに比べメモリセル面積を増加させることな
く、バイポーラトランジスタを作りつけることができ
る。
ンジスタＱ１は、ソース領域（又はドレイン領域）１１
およびドレイン領域（又はソース領域）４ａ、チャネル
領域２ｃ及びゲート３により形成される。また、バイポ
ーラトランジスタＱ５は、エミッタ５、ベース４ｂ及び
コレクタ２ｂにより構成される。このように形成した半
導体ＳＲＡＭ記憶装置では、アクセストランジスタＱ１
のドレイン領域（又はソース領域）４ａとバイポーラト
ランジスタＱ５のベース領域４ｂが、ｎ型半導体層４と
して共通であるため、アクセストランジスタＱ１とバイ
ポーラトランジスタＱ５が半導体基板の内で接続され
る。また、ビット線コンタクト部にエミッタ５を形成し
てバイポーラトランジスタＱ５を形成するため、従来の
メモリセルに比べメモリセル面積を増加させることな
く、バイポーラトランジスタを作りつけることができ
る。
【００２７】このような構成において、ｎ型半導体領域
４は、バイポーラトランジスタのベース４ｂと兼用す
る。特性の安定したバイポーラトランジスタを得るため
には、十分な厚さを有するベース層を形成する必要があ
る。このため、ｎ型半導体領域４の不純物としては、拡
散係数が大きい燐Ｐの方が拡散係数が小さい砒素Ａｓを
用いる場合よりもバイポーラトランジスタＱ５のベース
領域４ｂをしっかり確保できプロセスマージンが大きく
なる。なお、仮に砒素Ａｓを用いると、燐Ｐの場合と同
程度の注入深さを得る為には、数百ｋｅＶの注入エネル
ギーが必要となり、装置の処理能力を低下させることに
なるので、この実施の形態の場合は、燐Ｐのような不純
物が適する。
４は、バイポーラトランジスタのベース４ｂと兼用す
る。特性の安定したバイポーラトランジスタを得るため
には、十分な厚さを有するベース層を形成する必要があ
る。このため、ｎ型半導体領域４の不純物としては、拡
散係数が大きい燐Ｐの方が拡散係数が小さい砒素Ａｓを
用いる場合よりもバイポーラトランジスタＱ５のベース
領域４ｂをしっかり確保できプロセスマージンが大きく
なる。なお、仮に砒素Ａｓを用いると、燐Ｐの場合と同
程度の注入深さを得る為には、数百ｋｅＶの注入エネル
ギーが必要となり、装置の処理能力を低下させることに
なるので、この実施の形態の場合は、燐Ｐのような不純
物が適する。
【００２８】実施の形態３．図３は、この発明の一実施
の形態による半導体記憶装置の構造を示す図である。こ
の実施の形態は、図１に示したものにおいて、ｎ＋ソー
ス領域（又はドレイン領域）１１の形成を行わない半導
体記憶装置の構造に係るものである。その他の構成部分
は、図１と同様であり、図１と同一の符号は同一または
相当部分を示すので、詳細な説明は省略する。
の形態による半導体記憶装置の構造を示す図である。こ
の実施の形態は、図１に示したものにおいて、ｎ＋ソー
ス領域（又はドレイン領域）１１の形成を行わない半導
体記憶装置の構造に係るものである。その他の構成部分
は、図１と同様であり、図１と同一の符号は同一または
相当部分を示すので、詳細な説明は省略する。
【００２９】このような構成にすると、アクセストラン
ジスタとなるＮＭＯＳトランジスタＱ１（またはＱ２）
のソース領域およびドレイン領域は共にｎ−型となるた
め、アクセストランジスタの電流値が減少する。このた
め、ドライバトランジスタの電流値をアクセストランジ
スタの電流値で割った値として定義されるセルレシオ
（電流レシオ）が大きくなり、メモリセルの動作がより
安定になる効果がある。
ジスタとなるＮＭＯＳトランジスタＱ１（またはＱ２）
のソース領域およびドレイン領域は共にｎ−型となるた
め、アクセストランジスタの電流値が減少する。このた
め、ドライバトランジスタの電流値をアクセストランジ
スタの電流値で割った値として定義されるセルレシオ
（電流レシオ）が大きくなり、メモリセルの動作がより
安定になる効果がある。
【００３０】実施の形態４．図４は、この発明の一実施
の形態による半導体記憶装置の構造を示す図である。こ
の実施の形態は、図２に示したものにおいて、ｎ＋ソー
ス領域（又はドレイン領域）１１の形成を行わない半導
体記憶装置の構造に係るものである。その他の構成部分
は、図２と同様であり、図２と同一の符号は同一または
相当部分を示すので、詳細な説明は省略する。
の形態による半導体記憶装置の構造を示す図である。こ
の実施の形態は、図２に示したものにおいて、ｎ＋ソー
ス領域（又はドレイン領域）１１の形成を行わない半導
体記憶装置の構造に係るものである。その他の構成部分
は、図２と同様であり、図２と同一の符号は同一または
相当部分を示すので、詳細な説明は省略する。
【００３１】このような構成にすると、アクセストラン
ジスタとなるＮＭＯＳトランジスタＱ１（またはＱ２）
のソース領域およびドレイン領域は共にｎ−型となるた
め、アクセストランジスタの電流値が減少する。このた
め、ドライバトランジスタの電流値をアクセストランジ
スタの電流値で割った値として定義されるセルレシオ
（電流レシオ）が大きくなり、メモリセルの動作がより
安定になる効果がある。
ジスタとなるＮＭＯＳトランジスタＱ１（またはＱ２）
のソース領域およびドレイン領域は共にｎ−型となるた
め、アクセストランジスタの電流値が減少する。このた
め、ドライバトランジスタの電流値をアクセストランジ
スタの電流値で割った値として定義されるセルレシオ
（電流レシオ）が大きくなり、メモリセルの動作がより
安定になる効果がある。
【００３２】実施の形態５．次に、この発明の他の実施
の形態として、この発明の半導体記憶装置の他の製造方
法について説明する。図５〜図１１は、図１に示した構
造の半導体記憶装置を製造するための製造方法を示す図
である。製造方法について説明すると、先ず、図５に示
すように、ｎ型半導体基板１（もしくはｎ型ウェル領域
１）の上に従来と同様にして及びＮＭＯＳトランジスタ
のｐウェル領域２および分離酸化膜８を形成する。その
後、図６に示すように、従来と同様にしてＭＯＳトラン
ジスタのゲート酸化膜３ａ及びゲート電極３を形成した
後、レジストパターン９を用いＮＭＯＳトランジスタの
ソース領域／ドレイン領域（Ｓ／Ｄ領域）となるｎ−領
域１６且つバイポーラトランジスタのリンクベース領域
となるｎ−領域１６を形成する。このｎ−領域１６は、
メモリセルの集積度を上げるため必要な濃度で浅く形成
する。その後、図７に示すように、ゲート３のサイドウ
ォール３ｂを形成する。次に、レジストパターン１０を
用い不純物濃度の高いｎ＋ソース領域（又はドレイン領
域）１１を形成する。
の形態として、この発明の半導体記憶装置の他の製造方
法について説明する。図５〜図１１は、図１に示した構
造の半導体記憶装置を製造するための製造方法を示す図
である。製造方法について説明すると、先ず、図５に示
すように、ｎ型半導体基板１（もしくはｎ型ウェル領域
１）の上に従来と同様にして及びＮＭＯＳトランジスタ
のｐウェル領域２および分離酸化膜８を形成する。その
後、図６に示すように、従来と同様にしてＭＯＳトラン
ジスタのゲート酸化膜３ａ及びゲート電極３を形成した
後、レジストパターン９を用いＮＭＯＳトランジスタの
ソース領域／ドレイン領域（Ｓ／Ｄ領域）となるｎ−領
域１６且つバイポーラトランジスタのリンクベース領域
となるｎ−領域１６を形成する。このｎ−領域１６は、
メモリセルの集積度を上げるため必要な濃度で浅く形成
する。その後、図７に示すように、ゲート３のサイドウ
ォール３ｂを形成する。次に、レジストパターン１０を
用い不純物濃度の高いｎ＋ソース領域（又はドレイン領
域）１１を形成する。
【００３３】その後、図８に示すように、レジストパタ
ーン１２を用いコレクタ引き出し部にｐ＋コレクタコン
タクト領域１３（ウェルコンタクト）を形成する。その
後、図９に示すように、層間絶縁膜６を形成した後、ビ
ット線コンタクト穴１４を形成する。
ーン１２を用いコレクタ引き出し部にｐ＋コレクタコン
タクト領域１３（ウェルコンタクト）を形成する。その
後、図９に示すように、層間絶縁膜６を形成した後、ビ
ット線コンタクト穴１４を形成する。
【００３４】その後、図１０に示すように、バイポーラ
トランジスタのエミッタを形成するためのビット線コン
タクト穴１４が開口したレジストパターン１５を形成し
た後、先ずイオン注入により十分な厚さを有する真性ベ
ース領域１７を形成し、然る後に真性ベース領域１７よ
り浅いエミッタ５を形成する。その後、図１１に示すよ
うに、エミッタ引き出し電極７を形成する。
トランジスタのエミッタを形成するためのビット線コン
タクト穴１４が開口したレジストパターン１５を形成し
た後、先ずイオン注入により十分な厚さを有する真性ベ
ース領域１７を形成し、然る後に真性ベース領域１７よ
り浅いエミッタ５を形成する。その後、図１１に示すよ
うに、エミッタ引き出し電極７を形成する。
【００３５】以上のような工程により、ソース領域（又
はドレイン領域）１１、ドレイン領域（又はソース領
域）１６ａ、チャネル領域２ｃ及びゲート３によりＮＭ
ＯＳトランジスタＱ１が形成される。また、エミッタ
５、真性ベース領域１７、リンクベース領域１６ｂ及び
コレクタ２ｂによりバイポーラトランジスタＱ５が形成
される。
はドレイン領域）１１、ドレイン領域（又はソース領
域）１６ａ、チャネル領域２ｃ及びゲート３によりＮＭ
ＯＳトランジスタＱ１が形成される。また、エミッタ
５、真性ベース領域１７、リンクベース領域１６ｂ及び
コレクタ２ｂによりバイポーラトランジスタＱ５が形成
される。
【００３６】このような製造方法においては、アクセス
トランジスタＱ１のドレイン領域（又はソース領域）１
６ａとバイポーラトランジスタＱ５のリンクベース領域
１６ｂとは、ｎ型半導体層１６として同時に共通に形成
されるため、アクセストランジスタＱ１とバイポーラト
ランジスタＱ５が半導体基板の内で接続される。またビ
ット線コンタクト部にエミッタ５を形成してバイポーラ
トランジスタＱ５を形成するため、従来のメモリセルに
比べメモリセル面積を増加させることなく、バイポーラ
トランジスタＱ５を作りつけることができる。
トランジスタＱ１のドレイン領域（又はソース領域）１
６ａとバイポーラトランジスタＱ５のリンクベース領域
１６ｂとは、ｎ型半導体層１６として同時に共通に形成
されるため、アクセストランジスタＱ１とバイポーラト
ランジスタＱ５が半導体基板の内で接続される。またビ
ット線コンタクト部にエミッタ５を形成してバイポーラ
トランジスタＱ５を形成するため、従来のメモリセルに
比べメモリセル面積を増加させることなく、バイポーラ
トランジスタＱ５を作りつけることができる。
【００３７】このような製造方法においては、図１０に
示す工程で、エミッタ５の形成前に真性ベース領域１７
を十分な厚みを持つように形成し、さらにベース領域１
６ｂをリンクベース構造としているため、バイポーラト
ランジスタＱ５の特性のばらつきが小さいという効果が
ある。図１０において、バイポーラトランジスタのエミ
ッタ形成のためのビット線コンタクト開口時にオーバー
エッチング量が変わり、シリコン基板エッチング量がば
らつく場合でも、真性ベース層１７の形成によりバイポ
ーラトランジスタＱ５の特性のばらつきが小さくなる。
示す工程で、エミッタ５の形成前に真性ベース領域１７
を十分な厚みを持つように形成し、さらにベース領域１
６ｂをリンクベース構造としているため、バイポーラト
ランジスタＱ５の特性のばらつきが小さいという効果が
ある。図１０において、バイポーラトランジスタのエミ
ッタ形成のためのビット線コンタクト開口時にオーバー
エッチング量が変わり、シリコン基板エッチング量がば
らつく場合でも、真性ベース層１７の形成によりバイポ
ーラトランジスタＱ５の特性のばらつきが小さくなる。
【００３８】このような製造方法において、ドレイン領
域（又はソース領域）１６ａを含むｎ型半導体層１６の
主要不純物としては、アクセストランジスタＱ１のパン
チスルーマージンや分離耐圧特性を低下させない為、拡
散係数の小さい砒素Ａｓを注入するのが望ましい。ま
た、真性ベース領域１７の主要不純物としては、ベース
領域をしっかり確保しバイポーラトランジスタＱ５を安
定化させることができる拡散係数の大きい燐Ｐを注入す
るのが望ましい。また、ドレイン領域（又はソース領
域）１６ａを含むｎ型半導体層１６の主要不純物として
拡散係数の小さい砒素Ａｓを注入することにより、メモ
リセルの縮小に伴うＭＯＳトランジスタの微細化に対応
することができる。
域（又はソース領域）１６ａを含むｎ型半導体層１６の
主要不純物としては、アクセストランジスタＱ１のパン
チスルーマージンや分離耐圧特性を低下させない為、拡
散係数の小さい砒素Ａｓを注入するのが望ましい。ま
た、真性ベース領域１７の主要不純物としては、ベース
領域をしっかり確保しバイポーラトランジスタＱ５を安
定化させることができる拡散係数の大きい燐Ｐを注入す
るのが望ましい。また、ドレイン領域（又はソース領
域）１６ａを含むｎ型半導体層１６の主要不純物として
拡散係数の小さい砒素Ａｓを注入することにより、メモ
リセルの縮小に伴うＭＯＳトランジスタの微細化に対応
することができる。
【００３９】半導体記憶装置のメモリセルでは、高集積
化のために、最小のトランジスタゲート長および分離幅
を使用する。このため、ＭＯＳトランジスタのドレイン
領域（又はソース領域）１６ａとなるｎ−領域１６は浅
い方がよく、例えば深さを０．１μｍ程度以下とする。
従って、バイポーラトランジスタのリンクベース１６ｂ
も同様に浅くなる。しかし、バイポーラトランジスタの
特性のばらつきを小さくするためには、ベース層は必要
な厚みを持つことが望まれる。このために、真性ベース
層を形成する。従って、真性ベース層１７は、エミッタ
５より深い必要があり、例えばエミッタ５を注入で形成
する場合、エミッタ深さが０．１〜０．２μｍ程度とな
るため、真性ベース層１７はそれ以上に深く形成する。
このように、メモリセルの高集積化と、バイポーラトラ
ンジスタの特性の安定化という両方の要件を満足させる
ために、リンクベース構造のバイポーラトランジスタを
形成する。
化のために、最小のトランジスタゲート長および分離幅
を使用する。このため、ＭＯＳトランジスタのドレイン
領域（又はソース領域）１６ａとなるｎ−領域１６は浅
い方がよく、例えば深さを０．１μｍ程度以下とする。
従って、バイポーラトランジスタのリンクベース１６ｂ
も同様に浅くなる。しかし、バイポーラトランジスタの
特性のばらつきを小さくするためには、ベース層は必要
な厚みを持つことが望まれる。このために、真性ベース
層を形成する。従って、真性ベース層１７は、エミッタ
５より深い必要があり、例えばエミッタ５を注入で形成
する場合、エミッタ深さが０．１〜０．２μｍ程度とな
るため、真性ベース層１７はそれ以上に深く形成する。
このように、メモリセルの高集積化と、バイポーラトラ
ンジスタの特性の安定化という両方の要件を満足させる
ために、リンクベース構造のバイポーラトランジスタを
形成する。
【００４０】なお、エミッタ引き出し電極７はアルミ等
の化合物の金属でもポリシリコン、ポリサイドでもよ
い。更にエミッタ引き出しにポリシリコン、ポリサイド
を用いる場合は、ポリシリコンからの拡散によりエミッ
タ５を形成しても良い。
の化合物の金属でもポリシリコン、ポリサイドでもよ
い。更にエミッタ引き出しにポリシリコン、ポリサイド
を用いる場合は、ポリシリコンからの拡散によりエミッ
タ５を形成しても良い。
【００４１】また、この実施の形態では、ＮＭＯＳトラ
ンジスタを用いたメモリセルとＰＮＰ型バイポーラトラ
ンジスタとを形成する場合について述べたが、ＰＭＯＳ
トランジスタを用いたメモリセルとＮＰＮ型バイポーラ
トランジスタとを形成する場合においても同様である。
ンジスタを用いたメモリセルとＰＮＰ型バイポーラトラ
ンジスタとを形成する場合について述べたが、ＰＭＯＳ
トランジスタを用いたメモリセルとＮＰＮ型バイポーラ
トランジスタとを形成する場合においても同様である。
【００４２】なお、この実施の形態の製造方法の変形と
して、上述の図７の工程における不純物濃度の高いｎ＋
ソース領域（又はドレイン領域）１１の形成を行わない
製造方法がある。この製造方法により、図３に示した構
造の半導体記憶装置を製造することができる。この工程
以外は同じであるから詳細な説明は省略する。
して、上述の図７の工程における不純物濃度の高いｎ＋
ソース領域（又はドレイン領域）１１の形成を行わない
製造方法がある。この製造方法により、図３に示した構
造の半導体記憶装置を製造することができる。この工程
以外は同じであるから詳細な説明は省略する。
【００４３】実施の形態６．次に、この発明の他の実施
の形態における半導体記憶装置の製造方法について説明
する。図１２〜図１８は、図２に示した構造の半導体記
憶装置を製造するための製造方法を示す図である。製造
方法について説明すると、先ず、図１２に示すように、
ｎ型半導体基板１（もしくはｎ型ウェル領域１）の上に
従来と同様にしてＮＭＯＳトランジスタのＰウェル領域
２および分離酸化膜８を形成する。
の形態における半導体記憶装置の製造方法について説明
する。図１２〜図１８は、図２に示した構造の半導体記
憶装置を製造するための製造方法を示す図である。製造
方法について説明すると、先ず、図１２に示すように、
ｎ型半導体基板１（もしくはｎ型ウェル領域１）の上に
従来と同様にしてＮＭＯＳトランジスタのＰウェル領域
２および分離酸化膜８を形成する。
【００４４】その後、図１３に示すように、従来と同様
にしてＭＯＳトランジスタのゲート酸化膜３ａ及びゲー
ト電極３を形成した後、レジストパターン９を用いＮＭ
ＯＳトランジスタのソース領域／ドレイン領域（Ｓ／Ｄ
領域）となるｎ−領域且つバイポーラトランジスタのベ
ース領域となるｎ−領域４を形成する。この実施の形態
においては、ｎ−領域４はバイポーラトランジスタのベ
ース領域として機能することができるように十分な厚み
を持つように形成する。その後、図１４に示すように、
ゲート３のサイドウォール３ｂを形成する。次に、レジ
ストパターン１０を用い不純物濃度の高いｎ＋ドレイン
領域（又はソース領域）１１を形成する。
にしてＭＯＳトランジスタのゲート酸化膜３ａ及びゲー
ト電極３を形成した後、レジストパターン９を用いＮＭ
ＯＳトランジスタのソース領域／ドレイン領域（Ｓ／Ｄ
領域）となるｎ−領域且つバイポーラトランジスタのベ
ース領域となるｎ−領域４を形成する。この実施の形態
においては、ｎ−領域４はバイポーラトランジスタのベ
ース領域として機能することができるように十分な厚み
を持つように形成する。その後、図１４に示すように、
ゲート３のサイドウォール３ｂを形成する。次に、レジ
ストパターン１０を用い不純物濃度の高いｎ＋ドレイン
領域（又はソース領域）１１を形成する。
【００４５】その後、図１５に示すように、レジストパ
ターン１２を用いコレクタ引き出し部にｐ＋コレクタコ
ンタクト領域１３（ウェルコンタクト）を形成する。そ
の後、図１６に示すように、層間絶縁膜６を形成した
後、ビット線コンタクト穴１４を形成する。
ターン１２を用いコレクタ引き出し部にｐ＋コレクタコ
ンタクト領域１３（ウェルコンタクト）を形成する。そ
の後、図１６に示すように、層間絶縁膜６を形成した
後、ビット線コンタクト穴１４を形成する。
【００４６】その後、図１７に示すように、バイポーラ
トランジスタのエミッタを形成するためのビット線コン
タクト穴１４が開口したレジストパターン１５を形成し
た後、イオン注入によりエミッタ５を形成する。エミッ
タ５は、ｎ−領域４よりも浅く形成して、残りのｎ−領
域４ｂがバイポーラトランジスタのベース領域として機
能するようにする。その後、図１８に示すように、エミ
ッタ引き出し電極７を形成する。
トランジスタのエミッタを形成するためのビット線コン
タクト穴１４が開口したレジストパターン１５を形成し
た後、イオン注入によりエミッタ５を形成する。エミッ
タ５は、ｎ−領域４よりも浅く形成して、残りのｎ−領
域４ｂがバイポーラトランジスタのベース領域として機
能するようにする。その後、図１８に示すように、エミ
ッタ引き出し電極７を形成する。
【００４７】以上のような工程により、ソース領域（又
はドレイン領域）１１、ドレイン領域（又はソース領
域）４ａ、チャネル領域２ｃ及びゲート３によりＮＭＯ
ＳトランジスタＱ１が形成される。また、エミッタ５、
ベース４ｂ及びコレクタ２ｂによりバイポーラトランジ
スタＱ５が形成される。
はドレイン領域）１１、ドレイン領域（又はソース領
域）４ａ、チャネル領域２ｃ及びゲート３によりＮＭＯ
ＳトランジスタＱ１が形成される。また、エミッタ５、
ベース４ｂ及びコレクタ２ｂによりバイポーラトランジ
スタＱ５が形成される。
【００４８】このような製造方法においては、アクセス
トランジスタＱ１のドレイン領域（又はソース領域）４
ａとバイポーラトランジスタＱ５のベース領域４ｂと
は、ｎ型半導体層４として同時に共通に形成されるた
め、アクセストランジスタＱ１とバイポーラトランジス
タＱ５が半導体基板の内で接続される。またビット線コ
ンタクト部にエミッタ５を形成してバイポーラトランジ
スタＱ５を形成するため、従来のメモリセルに比べメモ
リセル面積を増加させることなく、バイポーラトランジ
スタＱ５を作りつけることができる。また、このような
製造方法においては、ＮＭＯＳトランジスタＱ１のドレ
イン領域（又はソース領域）４ａとバイポーラトランジ
スタＱ５のベース領域４ｂとは、ｎ型半導体層４として
共通であるため製造工程が増加することなく製造コスト
低減につながる。
トランジスタＱ１のドレイン領域（又はソース領域）４
ａとバイポーラトランジスタＱ５のベース領域４ｂと
は、ｎ型半導体層４として同時に共通に形成されるた
め、アクセストランジスタＱ１とバイポーラトランジス
タＱ５が半導体基板の内で接続される。またビット線コ
ンタクト部にエミッタ５を形成してバイポーラトランジ
スタＱ５を形成するため、従来のメモリセルに比べメモ
リセル面積を増加させることなく、バイポーラトランジ
スタＱ５を作りつけることができる。また、このような
製造方法においては、ＮＭＯＳトランジスタＱ１のドレ
イン領域（又はソース領域）４ａとバイポーラトランジ
スタＱ５のベース領域４ｂとは、ｎ型半導体層４として
共通であるため製造工程が増加することなく製造コスト
低減につながる。
【００４９】なお、このような製造方法において、ｎ型
半導体領域４は、バイポーラトランジスタのベース４ｂ
と兼用する為、拡散係数が大きい燐Ｐの方が拡散係数が
小さい砒素Ａｓを用いる場合よりもバイポーラトランジ
スタＱ５のベース領域４ｂをしっかり確保できプロセス
マージンが大きくなる。また、エミッタ引き出し電極７
は、アルミ等の化合物の金属でもポリシリコン、ポリサ
イドでもよい。更にエミッタ引き出しにポリシリコン、
ポリサイドを用いる場合は、ポリシリコンからの拡散に
よりエミッタ５を形成しても良い。
半導体領域４は、バイポーラトランジスタのベース４ｂ
と兼用する為、拡散係数が大きい燐Ｐの方が拡散係数が
小さい砒素Ａｓを用いる場合よりもバイポーラトランジ
スタＱ５のベース領域４ｂをしっかり確保できプロセス
マージンが大きくなる。また、エミッタ引き出し電極７
は、アルミ等の化合物の金属でもポリシリコン、ポリサ
イドでもよい。更にエミッタ引き出しにポリシリコン、
ポリサイドを用いる場合は、ポリシリコンからの拡散に
よりエミッタ５を形成しても良い。
【００５０】なおまた、この実施の形態では、ＮＭＯＳ
トランジスタを用いたメモリセルとＰＮＰ型バイポーラ
トランジスタとを形成する場合について述べたが、ＰＭ
ＯＳトランジスタを用いたメモリセルとＮＰＮ型バイポ
ーラトランジスタとを形成する場合においても同様であ
る。
トランジスタを用いたメモリセルとＰＮＰ型バイポーラ
トランジスタとを形成する場合について述べたが、ＰＭ
ＯＳトランジスタを用いたメモリセルとＮＰＮ型バイポ
ーラトランジスタとを形成する場合においても同様であ
る。
【００５１】なお、この実施の形態の製造方法の変形と
して、上述の図１４の工程における不純物濃度の高いｎ
＋ソース領域（又はドレイン領域）１１の形成を行わな
い製造方法がある。この製造方法により、図４に示した
構造の半導体記憶装置を製造することができる。この工
程以外は同じであるから詳細な説明は省略する。
して、上述の図１４の工程における不純物濃度の高いｎ
＋ソース領域（又はドレイン領域）１１の形成を行わな
い製造方法がある。この製造方法により、図４に示した
構造の半導体記憶装置を製造することができる。この工
程以外は同じであるから詳細な説明は省略する。
【００５２】実施の形態７．次に、この発明の他の実施
の形態による半導体記憶装置の製造方法について説明す
る。図１９〜図２４は、ＣＭＯＳプロセスを適用して、
この実施の形態の半導体記憶装置を製造する場合の製造
方法を示す図である。これは、図５〜図１１または図１
２〜図１８に示したメモリ部におけるＮＭＯＳトランジ
スタの製造と同時並行的に、周辺回路においてＰＭＯＳ
トランジスタを製造する場合の製造方法に関するもので
ある。
の形態による半導体記憶装置の製造方法について説明す
る。図１９〜図２４は、ＣＭＯＳプロセスを適用して、
この実施の形態の半導体記憶装置を製造する場合の製造
方法を示す図である。これは、図５〜図１１または図１
２〜図１８に示したメモリ部におけるＮＭＯＳトランジ
スタの製造と同時並行的に、周辺回路においてＰＭＯＳ
トランジスタを製造する場合の製造方法に関するもので
ある。
【００５３】先ず、ＮＭＯＳトランジスタの図５の製造
工程と並行的に、図１９に示すように、ｎ型半導体基板
１の上に従来と同様にしてＰＭＯＳトランジスタのｎウ
ェル領域１９および分離酸化膜８を形成する。その後、
ＮＭＯＳトランジスタの図６の製造工程と並行的に、ゲ
ート酸化膜３ａ、ゲート電極３及びサイドウォール３ｂ
を形成する。その後、ＮＭＯＳトランジスタの図７の製
造工程と並行的に、図２０に示すように、共通のレジス
トパターン１０を用い、図７のｎ＋ソース領域（又はド
レイン領域）１１の形成時に、図２０のウェルコンタク
ト領域１１’を形成する。
工程と並行的に、図１９に示すように、ｎ型半導体基板
１の上に従来と同様にしてＰＭＯＳトランジスタのｎウ
ェル領域１９および分離酸化膜８を形成する。その後、
ＮＭＯＳトランジスタの図６の製造工程と並行的に、ゲ
ート酸化膜３ａ、ゲート電極３及びサイドウォール３ｂ
を形成する。その後、ＮＭＯＳトランジスタの図７の製
造工程と並行的に、図２０に示すように、共通のレジス
トパターン１０を用い、図７のｎ＋ソース領域（又はド
レイン領域）１１の形成時に、図２０のウェルコンタク
ト領域１１’を形成する。
【００５４】その後、ＮＭＯＳトランジスタの図８の製
造工程と並行的に、図２１に示すように、共通のレジス
トパターン１２を用い、図８のコレクタコンタクト領域
１３の形成と同時に、図２１のｐ＋ソース領域およびド
レイン領域１３’を形成する。その後、ＮＭＯＳトラン
ジスタの図９の製造工程と並行的に、図２２に示すよう
に、共通の層間絶縁膜６を形成した後、図９のビット線
コンタクト穴１４の形成と同時に、図２２のｐ＋Ｓ／Ｄ
コンタクト穴１４’を形成する。
造工程と並行的に、図２１に示すように、共通のレジス
トパターン１２を用い、図８のコレクタコンタクト領域
１３の形成と同時に、図２１のｐ＋ソース領域およびド
レイン領域１３’を形成する。その後、ＮＭＯＳトラン
ジスタの図９の製造工程と並行的に、図２２に示すよう
に、共通の層間絶縁膜６を形成した後、図９のビット線
コンタクト穴１４の形成と同時に、図２２のｐ＋Ｓ／Ｄ
コンタクト穴１４’を形成する。
【００５５】その後、ＮＭＯＳトランジスタの図１０の
製造工程と並行的に、図２３に示すように、ｐ＋Ｓ／Ｄ
コンタクト穴１４’が開口した共通のレジストパターン
１５を形成した後、イオン注入により図１０においてエ
ミッタ５を形成するのと同時に、図２３においてはコン
タクト領域２０を形成する。このレジストパターン１５
は、メモリセル部においてはバイポーラトランジスタ形
成用のエミッタ注入を行うためのレジストパターンであ
り、周辺部においてはＰＭＯＳトランジスタ形成用のｐ
＋ＳＡＣ注入（コンタクトをオーミックとするための注
入）を行うためのレジストパターンであり、両者は兼用
して共通に用いられる。また、このとき図２３に示した
周辺回路のＰＭＯＳトランジスタのコンタクト領域２０
は、ｐ＋ソース領域およびドレイン領域１３’に、図１
０または図１７に示したメモリ部のバイポーラトランジ
スタのエミッタ５への不純物注入と同量の不純物注入が
おこなわれている。従って、ＰＭＯＳトランジスタのコ
ンタクト領域２０の不純物濃度は、このＰＭＯＳトラン
ジスタのｐ＋ソース領域およびドレイン領域１３’の濃
度に、メモリ部におけるバイポーラトランジスタのエミ
ッタ５の濃度を加えた関係になっている。
製造工程と並行的に、図２３に示すように、ｐ＋Ｓ／Ｄ
コンタクト穴１４’が開口した共通のレジストパターン
１５を形成した後、イオン注入により図１０においてエ
ミッタ５を形成するのと同時に、図２３においてはコン
タクト領域２０を形成する。このレジストパターン１５
は、メモリセル部においてはバイポーラトランジスタ形
成用のエミッタ注入を行うためのレジストパターンであ
り、周辺部においてはＰＭＯＳトランジスタ形成用のｐ
＋ＳＡＣ注入（コンタクトをオーミックとするための注
入）を行うためのレジストパターンであり、両者は兼用
して共通に用いられる。また、このとき図２３に示した
周辺回路のＰＭＯＳトランジスタのコンタクト領域２０
は、ｐ＋ソース領域およびドレイン領域１３’に、図１
０または図１７に示したメモリ部のバイポーラトランジ
スタのエミッタ５への不純物注入と同量の不純物注入が
おこなわれている。従って、ＰＭＯＳトランジスタのコ
ンタクト領域２０の不純物濃度は、このＰＭＯＳトラン
ジスタのｐ＋ソース領域およびドレイン領域１３’の濃
度に、メモリ部におけるバイポーラトランジスタのエミ
ッタ５の濃度を加えた関係になっている。
【００５６】その後、ＮＭＯＳトランジスタの図１１の
製造工程と並行的に、図２４に示すように、図１１のエ
ミッタ引き出し電極７の形成と同時に、図２４において
はｐ＋Ｓ／Ｄ電極７’を形成する。
製造工程と並行的に、図２４に示すように、図１１のエ
ミッタ引き出し電極７の形成と同時に、図２４において
はｐ＋Ｓ／Ｄ電極７’を形成する。
【００５７】以上のような製造方法により、メモリセル
部においてＮＭＯＳトランジスタＱ１およびバイポーラ
トランジスタＱ５が形成されるのと並行して、周辺回路
部においてＰＭＯＳトランジスタが形成される。以上説
明したように、この実施の形態では、メモリセル部でバ
イポーラトランジスタ形成のためのエミッタ５の注入
を、周辺回路部でのＰＭＯＳトランジスタのＳＡＣ注入
と共通に兼用できるので、工程の増加を招かず、コスト
低減になる。
部においてＮＭＯＳトランジスタＱ１およびバイポーラ
トランジスタＱ５が形成されるのと並行して、周辺回路
部においてＰＭＯＳトランジスタが形成される。以上説
明したように、この実施の形態では、メモリセル部でバ
イポーラトランジスタ形成のためのエミッタ５の注入
を、周辺回路部でのＰＭＯＳトランジスタのＳＡＣ注入
と共通に兼用できるので、工程の増加を招かず、コスト
低減になる。
【００５８】なお、図１１（または図１８）のエミッタ
引き出し電極７と同様に、図２４のｐ＋Ｓ／Ｄ電極７’
はアルミ等の化合物の金属でもポリシリコン、ポリサイ
ドでもよい。更にｐ＋Ｓ／Ｄ電極７’にポリシリコン、
ポリサイドを用いる場合は、ポリシリコンからの拡散に
よりコンタクト領域２０を形成しても良い。
引き出し電極７と同様に、図２４のｐ＋Ｓ／Ｄ電極７’
はアルミ等の化合物の金属でもポリシリコン、ポリサイ
ドでもよい。更にｐ＋Ｓ／Ｄ電極７’にポリシリコン、
ポリサイドを用いる場合は、ポリシリコンからの拡散に
よりコンタクト領域２０を形成しても良い。
【００５９】また、この実施の形態では、メモリセル部
にＮＭＯＳトランジスタを用いたメモリセルとＰＮＰ型
バイポーラトランジスタとを形成し、周辺回路部にＰＭ
ＯＳトランジスタを同時並行的に形成する場合について
述べたが、メモリセル部にＰＭＯＳトランジスタを用い
たメモリセルとＮＰＮ型バイポーラトランジスタとを形
成し、周辺回路部にＮＭＯＳトランジスタを同時並行的
に形成する場合においても同様である。
にＮＭＯＳトランジスタを用いたメモリセルとＰＮＰ型
バイポーラトランジスタとを形成し、周辺回路部にＰＭ
ＯＳトランジスタを同時並行的に形成する場合について
述べたが、メモリセル部にＰＭＯＳトランジスタを用い
たメモリセルとＮＰＮ型バイポーラトランジスタとを形
成し、周辺回路部にＮＭＯＳトランジスタを同時並行的
に形成する場合においても同様である。
【００６０】
【発明の効果】以上説明したように、この発明によれ
ば、半導体メモリにおいてＭＯＳトランジスタのソース
／ドレイン領域とバイポーラトランジスタのベース領域
とを共通にし、かつソース／ドレイン領域に対するコン
タクト用開孔からエミッタを形成してバイポーラトラン
ジスタを形成した半導体記憶装置を得ることができる。
また、これにより工程の増加を招くことなく製造コスト
の低減を図ることができる。
ば、半導体メモリにおいてＭＯＳトランジスタのソース
／ドレイン領域とバイポーラトランジスタのベース領域
とを共通にし、かつソース／ドレイン領域に対するコン
タクト用開孔からエミッタを形成してバイポーラトラン
ジスタを形成した半導体記憶装置を得ることができる。
また、これにより工程の増加を招くことなく製造コスト
の低減を図ることができる。
【００６１】また、この発明によれば、ＭＯＳトランジ
スタのソース／ドレイン領域とバイポーラトランジスタ
のリンクベース領域とを共通に形成しかつバイポーラト
ランジスタが真性ベース領域を有する半導体記憶装置を
得ることができる。これにより、バイポーラトランジス
タの特性の安定を図ることができる。
スタのソース／ドレイン領域とバイポーラトランジスタ
のリンクベース領域とを共通に形成しかつバイポーラト
ランジスタが真性ベース領域を有する半導体記憶装置を
得ることができる。これにより、バイポーラトランジス
タの特性の安定を図ることができる。
【００６２】また、この発明によれば、ＭＯＳトランジ
スタのソース／ドレイン領域が浅く形成され、バイポー
ラトランジスタの真性ベース領域がＭＯＳトランジスタ
のソース／ドレイン領域より深く形成された半導体記憶
装置を得ることができる。これにより、バイポーラトラ
ンジスタの特性の安定を図ることができる。
スタのソース／ドレイン領域が浅く形成され、バイポー
ラトランジスタの真性ベース領域がＭＯＳトランジスタ
のソース／ドレイン領域より深く形成された半導体記憶
装置を得ることができる。これにより、バイポーラトラ
ンジスタの特性の安定を図ることができる。
【００６３】また、この発明によれば、ＭＯＳトランジ
スタがＳＲＡＭメモリセルのアクセス用トランジスタと
して形成され、バイポーラトランジスタがＭＯＳトラン
ジスタのビット線コンタクト用の開口部に形成された半
導体記憶装置を得ることができる。これにより、半導体
メモリのメモリセル内に、面積を増加させることなくバ
イポーラトランジスタを形成した半導体記憶装置を得る
ことができる。
スタがＳＲＡＭメモリセルのアクセス用トランジスタと
して形成され、バイポーラトランジスタがＭＯＳトラン
ジスタのビット線コンタクト用の開口部に形成された半
導体記憶装置を得ることができる。これにより、半導体
メモリのメモリセル内に、面積を増加させることなくバ
イポーラトランジスタを形成した半導体記憶装置を得る
ことができる。
【００６４】また、この発明によれば、ＭＯＳトランジ
スタのソース／ドレイン領域の一方をｎ−型とし他方を
ｎ＋型とした半導体記憶装置を得ることができる。これ
によりＭＯＳトランジスタの微細化を図ることができ
る。また、この発明によれば、ＭＯＳトランジスタのソ
ース／ドレイン領域の双方をｎ−型とした半導体記憶装
置を得ることができる。これによりＭＯＳトランジスタ
の微細化を図ることができる。
スタのソース／ドレイン領域の一方をｎ−型とし他方を
ｎ＋型とした半導体記憶装置を得ることができる。これ
によりＭＯＳトランジスタの微細化を図ることができ
る。また、この発明によれば、ＭＯＳトランジスタのソ
ース／ドレイン領域の双方をｎ−型とした半導体記憶装
置を得ることができる。これによりＭＯＳトランジスタ
の微細化を図ることができる。
【００６５】また、この発明によれば、ＭＯＳトランジ
スタのソース／ドレイン領域およびバイポーラトランジ
スタのベース領域が燐を主要不純物とするｎ−型である
半導体記憶装置を得ることができる。また、これにより
工程の増加を招くことなく製造コストの低減を図ること
ができる。
スタのソース／ドレイン領域およびバイポーラトランジ
スタのベース領域が燐を主要不純物とするｎ−型である
半導体記憶装置を得ることができる。また、これにより
工程の増加を招くことなく製造コストの低減を図ること
ができる。
【００６６】また、この発明によれば、ＭＯＳトランジ
スタのソース／ドレイン領域およびバイポーラトランジ
スタのリンクベース領域に共通の主要不純物とバイポー
ラトランジスタの真性ベース領域の主要不純物とを異な
らせ、特性の安定した半導体記憶装置を得ることができ
る。また、これによりＭＯＳトランジスタの微細化を図
ることができる。
スタのソース／ドレイン領域およびバイポーラトランジ
スタのリンクベース領域に共通の主要不純物とバイポー
ラトランジスタの真性ベース領域の主要不純物とを異な
らせ、特性の安定した半導体記憶装置を得ることができ
る。また、これによりＭＯＳトランジスタの微細化を図
ることができる。
【００６７】また、この発明によれば、ＭＯＳトランジ
スタのソース／ドレイン領域およびバイポーラトランジ
スタのベース領域に共通の主要不純物が砒素であり、バ
イポーラトランジスタの真性ベース領域の主要不純物が
燐である半導体記憶装置を得ることができる。また、こ
れによりＭＯＳトランジスタの微細化を図ることができ
る。
スタのソース／ドレイン領域およびバイポーラトランジ
スタのベース領域に共通の主要不純物が砒素であり、バ
イポーラトランジスタの真性ベース領域の主要不純物が
燐である半導体記憶装置を得ることができる。また、こ
れによりＭＯＳトランジスタの微細化を図ることができ
る。
【００６８】また、この発明によれば、ＣＭＯＳプロセ
スを適用する場合において、一方の導電型のＭＯＳトラ
ンジスタを含むメモリ部でバイポーラトランジスタを形
成するためにエミッタ注入を行う際、周辺部で他方の導
電型のＭＯＳトランジスタを形成するための不純物注入
を行ない、共通のレジスト膜を兼用して、同時に実施で
きるので、工程の増加を招かず、コスト低減を図ること
ができる。
スを適用する場合において、一方の導電型のＭＯＳトラ
ンジスタを含むメモリ部でバイポーラトランジスタを形
成するためにエミッタ注入を行う際、周辺部で他方の導
電型のＭＯＳトランジスタを形成するための不純物注入
を行ない、共通のレジスト膜を兼用して、同時に実施で
きるので、工程の増加を招かず、コスト低減を図ること
ができる。
【図１】 この発明の実施の形態１による半導体記憶装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２】 この発明の実施の形態２による半導体記憶装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図３】 この発明の実施の形態３による半導体記憶装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図４】 この発明の実施の形態４による半導体記憶装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図５】 この発明の実施の形態５による半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図６】 この発明の実施の形態５による半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図７】 この発明の実施の形態５による半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図８】 この発明の実施の形態５による半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図９】 この発明の実施の形態５による半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図１０】 この発明の実施の形態５による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１１】 この発明の実施の形態５による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１２】 この発明の実施の形態６による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１３】 この発明の実施の形態６による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１４】 この発明の実施の形態６による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１５】 この発明の実施の形態６による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１６】 この発明の実施の形態６による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１７】 この発明の実施の形態６による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１８】 この発明の実施の形態６による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図１９】 この発明の実施の形態７による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図２０】 この発明の実施の形態７による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図２１】 この発明の実施の形態７による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図２２】 この発明の実施の形態７による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図２３】 この発明の実施の形態７による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図２４】 この発明の実施の形態７による半導体記憶
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図２５】 従来のＳＲＡＭメモリセルの等価回路図で
ある。
ある。
【図２６】 この発明を適用するＳＲＡＭメモリセルの
等価回路図である。
等価回路図である。
１ ｎ型半導体基板（シリコン基板）、２ ｐ型半導体
領域（ウェル領域）、２ａ ウェル、２ｂ コレクタ領
域、２ｃ チャネル領域、３ ゲート、３ａゲート酸化
膜、４ ｎ型半導体領域、４ａ ドレイン領域（又はソ
ース領域）、４ｂ ベース領域、５ エミッタ、６ 層
間絶縁膜、７ エミッタ引出し電極、１１ ｎ＋ソース
領域（又はドレイン領域）、１６ ｎ型半導体領域、１
６ａドレイン領域（又はソース領域）、１６ｂ リンク
ベース領域、１７ 真性ベース領域。
領域（ウェル領域）、２ａ ウェル、２ｂ コレクタ領
域、２ｃ チャネル領域、３ ゲート、３ａゲート酸化
膜、４ ｎ型半導体領域、４ａ ドレイン領域（又はソ
ース領域）、４ｂ ベース領域、５ エミッタ、６ 層
間絶縁膜、７ エミッタ引出し電極、１１ ｎ＋ソース
領域（又はドレイン領域）、１６ ｎ型半導体領域、１
６ａドレイン領域（又はソース領域）、１６ｂ リンク
ベース領域、１７ 真性ベース領域。
Claims (21)
- 【請求項１】 半導体メモリ部において半導体領域の主
面にチャネル領域が形成され、このチャネル領域を挟ん
で対向するソース／ドレイン領域を有するＭＯＳトラン
ジスタと、前記ソース／ドレイン領域に対するコンタク
ト用開口部からエミッタが形成され、前記ソース／ドレ
イン領域と共通の領域をベース領域とし、前記半導体領
域をコレクタ領域とするバイポーラトランジスタとを備
えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記バイポーラトランジスタの前記前記
エミッタと前記ベースとの間に前記エミッタより深く形
成された真性ベース領域を備えたことを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項３】 前記ソース／ドレイン領域が浅く形成さ
れ、前記真性ベース領域が前記ソース／ドレイン領域よ
り深く形成されたことを特徴とする請求項２に記載の半
導体記憶装置。 - 【請求項４】 前記ＭＯＳトランジスタがＳＲＡＭメモ
リセルのアクセス用トランジスタとして形成され、前記
バイポーラトランジスタが前記ＭＯＳトランジスタのビ
ット線コンタクト用の開口部に形成されたことを特徴と
する請求項１ないし３のいずれか１項に記載の半導体記
憶装置。 - 【請求項５】 前記半導体領域がｐ型であり、前記ソー
ス／ドレイン領域の一方をｎ−型とし他方をｎ＋型とし
たことを特徴とする請求項１ないし4のいずれか１項に
記載の半導体記憶装置。 - 【請求項６】 前記半導体領域がｐ型であり、前記ソー
ス／ドレイン領域の双方をｎ−型としたことを特徴とす
る請求項１ないし4のいずれか１項に記載の半導体記憶
装置。 - 【請求項７】 前記半導体領域がｐ型であり、前記ソー
ス／ドレイン領域および前記ベース領域が燐を主要不純
物とするｎ−型であることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項８】 前記ソース／ドレイン領域および前記リ
ンクベース領域に共通の主要不純物と前記真性ベース領
域の主要不純物とが異なることを特徴とする請求項２な
いし６のいずれか１項に記載の半導体記憶装置。 - 【請求項９】 前記ソース／ドレイン領域および前記ベ
ース領域に共通の主要不純物が砒素であり、前記真性ベ
ース領域の主要不純物が燐であることを特徴とする請求
項８に記載の半導体記憶装置。 - 【請求項１０】 前記バイポーラトランジスタの前記エ
ミッタ領域が、前記ＭＯＳトランジスタとは逆導電型で
ある他のＭＯＳトランジスタのソース／ドレイン領域の
コンタクト層と同時に形成されたことを特徴とする請求
項１ないし９のいずれか１項に記載の半導体記憶装置。 - 【請求項１１】 前記バイポーラトランジスタの前記エ
ミッタ領域の不純物濃度と、前記他のＭＯＳトランジス
タの前記ソース／ドレイン領域の不純物濃度との和が、
前記他のＭＯＳトランジスタの前記ソース／ドレイン領
域の前記コンタクト層の不純物濃度と実質的に等しく形
成されたことを特徴とする請求項１０に記載の半導体記
憶装置。 - 【請求項１２】 半導体メモリ部の半導体領域の主面に
チャネル領域とこのチャネル領域に対向するソース／ド
レイン領域とを形成してＭＯＳトランジスタを形成し、
前記ソース／ドレイン領域に対するコンタクト用開口部
からエミッタ領域を形成し、前記ソース／ドレイン領域
と共通の領域をベース領域とし、前記半導体領域をコレ
クタ領域としてバイポーラトランジスタを形成すること
を特徴とする半導体記憶装置の製造方法。 - 【請求項１３】 前記ソース／ドレイン領域に対するコ
ンタクト用開口部から真性ベース領域を形成した後、こ
の真性ベース領域より浅く前記エミッタ領域を形成する
ことを特徴とする請求項１２に記載の半導体記憶装置の
製造方法。 - 【請求項１４】 前記ソース／ドレイン領域を浅く形成
し、前記真性ベース領域を前記ソース／ドレイン領域よ
り深く形成することを特徴とする請求項１３に記載の半
導体記憶装置の製造方法。 - 【請求項１５】 前記ＭＯＳトランジスタをＳＲＡＭメ
モリセルのアクセス用トランジスタとして形成し、前記
バイポーラトランジスタを前記ＭＯＳトランジスタのビ
ット線コンタクト用の開口部に形成することを特徴とす
る請求項１２ないし１４のいずれか１項に記載の半導体
記憶装置の製造方法。 - 【請求項１６】 前記半導体領域をｐ型とし、前記ソー
ス／ドレイン領域の一方をｎ−型とし他方をｎ＋型とし
たことを特徴とする請求項１２ないし１５のいずれか１
項に記載の半導体記憶装置。 - 【請求項１７】 前記半導体領域をｐ型とし、前記ソー
ス／ドレイン領域の双方をｎ−型としたことを特徴とす
る請求項１２ないし１５のいずれか１項に記載の半導体
記憶装置。 - 【請求項１８】 前記半導体領域をｐ型とし、前記ソー
ス／ドレイン領域および前記ベース領域にｎ−型の主要
不純物として燐を注入することを特徴とする請求項１２
に記載の半導体記憶装置の製造方法。 - 【請求項１９】 前記真性ベース領域に前記ソース／ド
レイン領域および前記ベース領域に共通の主要不純物と
は異なる主要不純物を注入することを特徴とする請求項
１３ないし１７のいずれか１項に記載の半導体記憶装置
の製造方法。 - 【請求項２０】 前記ソース／ドレイン領域および前記
ベース領域に共通の主要不純物として砒素を注入し、前
記真性ベース領域の主要不純物として燐を注入すること
を特徴とする請求項１９に記載の半導体記憶装置の製造
方法。 - 【請求項２１】 前記バイポーラトランジスタの前記エ
ミッタを、前記ＭＯＳトランジスタとは逆導電型である
他のＭＯＳトランジスタのソース／ドレイン領域のコン
タクト層と同時に形成することを特徴とする請求項１２
ないし２０のいずれか１項に記載の半導体記憶装置の製
造方法。
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|---|---|---|---|
| JP8319510A JPH10163435A (ja) | 1996-11-29 | 1996-11-29 | 半導体記憶装置及びその製造方法 |
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- 1997-07-01 KR KR1019970030496A patent/KR100292125B1/ko not_active IP Right Cessation
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| CN1111911C (zh) | 2003-06-18 |
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