JP2553322B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2553322B2 JP2553322B2 JP6266767A JP26676794A JP2553322B2 JP 2553322 B2 JP2553322 B2 JP 2553322B2 JP 6266767 A JP6266767 A JP 6266767A JP 26676794 A JP26676794 A JP 26676794A JP 2553322 B2 JP2553322 B2 JP 2553322B2
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- Japan
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- semiconductor device
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】本発明は、ウエル(well)構
造を有した半導体装置に関し、CMOS構造を有するダ
イナミックランダムアクセスメモリ(DRAM)などに
使用されるものである。
造を有した半導体装置に関し、CMOS構造を有するダ
イナミックランダムアクセスメモリ(DRAM)などに
使用されるものである。
【0002】
【従来の技術】従来のダイナミックランダムアクセスメ
モリ(DRAM)では、メモリアレイの周辺回路にCM
OS構造は採用されていなかった。しかし最近になり、
CMOS構造を有するDRAMが増えてきた。CMOS
構造を有する1トランジスタ/1キャパシタ型DRAM
のIC断面を図2に示す。図中1はP型半導体基体(P
−sub)、2、2′はP−well領域(P型ウエル
…同一工程で作られたもの)、3はN−well領域
(N型ウエル)、4はキャパシタ用ゲート絶縁膜、5は
キャパシタ用電極、6はトランジスタ用ゲート絶縁膜、
7はトランジスタ用ゲート電極、8はN+拡散層(ソー
スまたはドレイン)、9はP+拡散層(ソースまたはド
レイン)、10は絶縁膜、11はAl配線、Aはメモリ
セル部、Bはその周辺回路部である。なお、P−wel
l領域2はP型半導体基体1よりも濃度が高い。
モリ(DRAM)では、メモリアレイの周辺回路にCM
OS構造は採用されていなかった。しかし最近になり、
CMOS構造を有するDRAMが増えてきた。CMOS
構造を有する1トランジスタ/1キャパシタ型DRAM
のIC断面を図2に示す。図中1はP型半導体基体(P
−sub)、2、2′はP−well領域(P型ウエル
…同一工程で作られたもの)、3はN−well領域
(N型ウエル)、4はキャパシタ用ゲート絶縁膜、5は
キャパシタ用電極、6はトランジスタ用ゲート絶縁膜、
7はトランジスタ用ゲート電極、8はN+拡散層(ソー
スまたはドレイン)、9はP+拡散層(ソースまたはド
レイン)、10は絶縁膜、11はAl配線、Aはメモリ
セル部、Bはその周辺回路部である。なお、P−wel
l領域2はP型半導体基体1よりも濃度が高い。
【0003】ところで最近、IEDM(国際学会)でも
報告されているように、ソフトエラーを防止するため
に、高濃度Pwell領域中にメモリセルを形成するこ
とが望ましいことが分かってきた。
報告されているように、ソフトエラーを防止するため
に、高濃度Pwell領域中にメモリセルを形成するこ
とが望ましいことが分かってきた。
【0004】
【発明が解決しようとする課題】しかしながら従来で
は、メモリセルの入っているP−well領域2′と周
辺回路が入っているP−well領域2とが同じ濃度で
あった。ソフトエラーレートを低減させるには、さらに
高い濃度が必要となる。一方、回路特性の点から、あま
りの高濃度はN+拡散層とP−well領域との間の拡
散容量を増大させたり、ジャンクションブレークダウン
耐圧を低下させたりで望ましくない。また一方、今後さ
らに微細化が進むと、入出力回路部では5V動作が必要
となり、内部回路部では3.3V程度の電圧で動作する
必要がある。この様な動作電圧の違いに合わせてP−w
ell領域などのwell濃度を変える必要が出てく
る。
は、メモリセルの入っているP−well領域2′と周
辺回路が入っているP−well領域2とが同じ濃度で
あった。ソフトエラーレートを低減させるには、さらに
高い濃度が必要となる。一方、回路特性の点から、あま
りの高濃度はN+拡散層とP−well領域との間の拡
散容量を増大させたり、ジャンクションブレークダウン
耐圧を低下させたりで望ましくない。また一方、今後さ
らに微細化が進むと、入出力回路部では5V動作が必要
となり、内部回路部では3.3V程度の電圧で動作する
必要がある。この様な動作電圧の違いに合わせてP−w
ell領域などのwell濃度を変える必要が出てく
る。
【0005】本発明の目的は、上記従来の問題点を解決
する手法を与えるものであり、本発明により濃度の異な
るウエル領域を用いることで、極めて容易に問題点を解
決するすることにある。
する手法を与えるものであり、本発明により濃度の異な
るウエル領域を用いることで、極めて容易に問題点を解
決するすることにある。
【0006】
【課題を解決するための手段】この発明の半導体装置
は、半導体基体と、上記半導体基体に形成された第1導
電型の第1のウエルと、上記半導体基体に形成された第
2導電型の第2のウエルと、上記第2のウエルを形成す
る時に同時に上記第1のウエルに形成され、上記第2の
ウエルとは表面濃度が異なる第2導電型の第3のウエル
と、上記第2及び第3のウエルにそれぞれのウエルを基
板として形成されるそれぞれ少なくとも1個のMOSト
ランジスタとを具備したことを特徴とする。
は、半導体基体と、上記半導体基体に形成された第1導
電型の第1のウエルと、上記半導体基体に形成された第
2導電型の第2のウエルと、上記第2のウエルを形成す
る時に同時に上記第1のウエルに形成され、上記第2の
ウエルとは表面濃度が異なる第2導電型の第3のウエル
と、上記第2及び第3のウエルにそれぞれのウエルを基
板として形成されるそれぞれ少なくとも1個のMOSト
ランジスタとを具備したことを特徴とする。
【0007】
【作用】第1導電型の第1のウエルに第2導電型の第3
のウエルを形成することにより、第2導電型の第2のウ
エルを第3のウエルと電気的に分離することができ、か
つ第2および第3のウエルの表面濃度を変えることがで
きるので、それぞれのウエルに閾値電圧の異なるMOS
トランジスタを容易に作ることができる、第2および第
3のウエルに異なるバイアス電圧を与えることができ
る、2種以上の異なる表面濃度を持つウエルを作ること
ができてそれぞれのウエルに最適構造(メモリセル、入
出力回路など)を配置させることができる、などの効果
を得ることができる。
のウエルを形成することにより、第2導電型の第2のウ
エルを第3のウエルと電気的に分離することができ、か
つ第2および第3のウエルの表面濃度を変えることがで
きるので、それぞれのウエルに閾値電圧の異なるMOS
トランジスタを容易に作ることができる、第2および第
3のウエルに異なるバイアス電圧を与えることができ
る、2種以上の異なる表面濃度を持つウエルを作ること
ができてそれぞれのウエルに最適構造(メモリセル、入
出力回路など)を配置させることができる、などの効果
を得ることができる。
【0008】
【実施例】次に本発明に係る半導体装置を製造する際の
工程を図1を参照して説明する。まず図1(a)に示す
様に、P型半導体基体101上において、ダイナミック
RAMのセル部Aの第1のP−well領域102とな
るべき部分に、写真蝕刻法を用いてボロンをイオン注入
し(このときのイオン注入条件はドーズ量が2×1014
cm-2で、加速電圧は100KeVとする)、同時に周
辺回路部Bの第2のP−well領域102′となるべ
き部分にもイオン注入する。その後、1190℃程度の
温度のN2 雰囲気中で、6時間程第1の熱処理をして、
上記P−well領域102、102′を形成する。
工程を図1を参照して説明する。まず図1(a)に示す
様に、P型半導体基体101上において、ダイナミック
RAMのセル部Aの第1のP−well領域102とな
るべき部分に、写真蝕刻法を用いてボロンをイオン注入
し(このときのイオン注入条件はドーズ量が2×1014
cm-2で、加速電圧は100KeVとする)、同時に周
辺回路部Bの第2のP−well領域102′となるべ
き部分にもイオン注入する。その後、1190℃程度の
温度のN2 雰囲気中で、6時間程第1の熱処理をして、
上記P−well領域102、102′を形成する。
【0009】次にレジスト103により、第1のN−w
ell領域となるべき部分(図1(b)で符号106で
示す)および第2のP−well領域となるべき部分
(図1(b)で符号105で示す)にリン104を、ド
ーズ量5×1013cm-2、加速電圧100KeVでイオ
ン注入する。その後、1190℃程度の温度のN2 雰囲
気中で4時間程第2の熱処理をする。その結果、セル部
Aには表面濃度が2×1017cm-3の第1のP−wel
l領域107が形成され、周辺回路部BのNチャネル領
域には表面濃度が2×1017cm-3の第2のP−wel
l領域105が形成される(図1(b))。
ell領域となるべき部分(図1(b)で符号106で
示す)および第2のP−well領域となるべき部分
(図1(b)で符号105で示す)にリン104を、ド
ーズ量5×1013cm-2、加速電圧100KeVでイオ
ン注入する。その後、1190℃程度の温度のN2 雰囲
気中で4時間程第2の熱処理をする。その結果、セル部
Aには表面濃度が2×1017cm-3の第1のP−wel
l領域107が形成され、周辺回路部BのNチャネル領
域には表面濃度が2×1017cm-3の第2のP−wel
l領域105が形成される(図1(b))。
【0010】その後、セル部Aには、キャパシタ用絶縁
膜108、蓄積ノードの電極109、N+拡散層11
0、書き込みおよび読み出し用トランジスタのゲート電
極111、そしてビット線用配線層112を形成する。
また、周辺回路部Bの第2のP−well領域および第
1のN−well領域には、Nチャネルトランジスタの
ゲート電極113およびPチャネルトランジスタのゲー
ト電極114、拡散層115、116、そして各電極の
引き出し用配線層117などを形成して、CMOS型D
RAMが形成される(図1(c))。
膜108、蓄積ノードの電極109、N+拡散層11
0、書き込みおよび読み出し用トランジスタのゲート電
極111、そしてビット線用配線層112を形成する。
また、周辺回路部Bの第2のP−well領域および第
1のN−well領域には、Nチャネルトランジスタの
ゲート電極113およびPチャネルトランジスタのゲー
ト電極114、拡散層115、116、そして各電極の
引き出し用配線層117などを形成して、CMOS型D
RAMが形成される(図1(c))。
【0011】ところで、図1ではP型半導体基体を用い
ているが、これをN型半導体基体としてもよい。また図
1では周辺回路部Bに、逆導電型不純物を用いて薄い濃
度のP−well領域を形成したが、例えばセル部A
に、同導電型不純物を用いて濃い濃度のP−well領
域を作ることもできる、また、上記図1では、N−we
ll領域を形成することにより、第1のP−well領
域より濃度の薄い第2のP−well領域を形成した
が、当然、第1のP−well領域より濃度の濃い第1
のN−well領域を第1のP−well領域中に形成
することにより、薄いN−well領域と濃いN−we
ll領域を形成することもできる。
ているが、これをN型半導体基体としてもよい。また図
1では周辺回路部Bに、逆導電型不純物を用いて薄い濃
度のP−well領域を形成したが、例えばセル部A
に、同導電型不純物を用いて濃い濃度のP−well領
域を作ることもできる、また、上記図1では、N−we
ll領域を形成することにより、第1のP−well領
域より濃度の薄い第2のP−well領域を形成した
が、当然、第1のP−well領域より濃度の濃い第1
のN−well領域を第1のP−well領域中に形成
することにより、薄いN−well領域と濃いN−we
ll領域を形成することもできる。
【0012】なお、本発明の半導体装置は種々の応用が
可能である。例えば上記実施例では本発明をダイナミッ
クRAMを設ける場合に適用したが、スタティック型メ
モリに適用してもよい。
可能である。例えば上記実施例では本発明をダイナミッ
クRAMを設ける場合に適用したが、スタティック型メ
モリに適用してもよい。
【0013】
【発明の効果】本発明によると、極めて容易に多種のウ
エル領域を形成することが可能となり、その結果、それ
ぞれの素子に合わせたウエルを使いわけることができ
る。これにより、各ウエル領域に与えるバイアス電圧を
異ならせて、PまたはNチャネル型であって、かつ種々
の閾値電圧ないしオン抵抗を有するトランジスタが形成
でき、これらトランジスタを用いた回路形成をチップ内
で行なえるなどの利点が得られる。そしてダイナミック
RAMなどでは、高濃度のウエルにメモリセルを入れ、
周辺回路部は低濃度のウエルに入れることができ、性能
および特性を大幅に向上させることが可能となる。
エル領域を形成することが可能となり、その結果、それ
ぞれの素子に合わせたウエルを使いわけることができ
る。これにより、各ウエル領域に与えるバイアス電圧を
異ならせて、PまたはNチャネル型であって、かつ種々
の閾値電圧ないしオン抵抗を有するトランジスタが形成
でき、これらトランジスタを用いた回路形成をチップ内
で行なえるなどの利点が得られる。そしてダイナミック
RAMなどでは、高濃度のウエルにメモリセルを入れ、
周辺回路部は低濃度のウエルに入れることができ、性能
および特性を大幅に向上させることが可能となる。
【図1】本発明の一実施例に係る半導体装置を製造する
際の製造工程を示す断面図。
際の製造工程を示す断面図。
【図2】従来のDRAMの素子構造を示す断面図。
101…P型半導体基体、103…レジスト、105…
第2のP−well領域、106…第1のN−well
領域、107…第1のP−well領域、108…キャ
パシタ用絶縁膜、109…蓄積ノードの電極、110…
N+拡散層、111、113、114…ゲート電極、1
12…ビット線用配線層、115、116…拡散層、1
17…電極の引き出し用配線層。
第2のP−well領域、106…第1のN−well
領域、107…第1のP−well領域、108…キャ
パシタ用絶縁膜、109…蓄積ノードの電極、110…
N+拡散層、111、113、114…ゲート電極、1
12…ビット線用配線層、115、116…拡散層、1
17…電極の引き出し用配線層。
Claims (3)
- 【請求項1】 半導体基体と、上記半導体基体に形成さ
れた第1導電型の第1のウエルと、上記半導体基体に形
成された第2導電型の第2のウエルと、上記第2のウエ
ルを形成する時に同時に上記第1のウエルに形成され、
上記第2のウエルとは表面濃度が異なる第2導電型の第
3のウエルと、上記第2及び第3のウエルにそれぞれの
ウエルを基板として形成されるそれぞれ少なくとも1個
のMOSトランジスタとを具備したことを特徴とする半
導体装置。 - 【請求項2】 前記半導体基体が第2導電型の半導体基
体である請求項1に記載の半導体装置。 - 【請求項3】 前記第2のウエルの表面濃度が前記前記
第3のウエルの表面濃度に比べて高くされている請求項
1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6266767A JP2553322B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6266767A JP2553322B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62172231A Division JPH0752755B2 (ja) | 1987-07-10 | 1987-07-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07273213A JPH07273213A (ja) | 1995-10-20 |
JP2553322B2 true JP2553322B2 (ja) | 1996-11-13 |
Family
ID=17435424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6266767A Expired - Lifetime JP2553322B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2553322B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100265225B1 (ko) | 1998-06-05 | 2000-09-15 | 김영환 | 반도체 소자의 제조 방법 |
-
1994
- 1994-10-31 JP JP6266767A patent/JP2553322B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07273213A (ja) | 1995-10-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |