KR100299556B1 - 가변및조절가능임계전압mosfet구조물 - Google Patents

가변및조절가능임계전압mosfet구조물 Download PDF

Info

Publication number
KR100299556B1
KR100299556B1 KR1019970059032A KR19970059032A KR100299556B1 KR 100299556 B1 KR100299556 B1 KR 100299556B1 KR 1019970059032 A KR1019970059032 A KR 1019970059032A KR 19970059032 A KR19970059032 A KR 19970059032A KR 100299556 B1 KR100299556 B1 KR 100299556B1
Authority
KR
South Korea
Prior art keywords
region
gate
oxide isolation
threshold voltage
oxide
Prior art date
Application number
KR1019970059032A
Other languages
English (en)
Other versions
KR19980086415A (ko
Inventor
알버트 베르그몬트
민화 지
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 클라크 3세 존 엠., 내셔널 세미콘덕터 코포레이션 filed Critical 클라크 3세 존 엠.
Publication of KR19980086415A publication Critical patent/KR19980086415A/ko
Application granted granted Critical
Publication of KR100299556B1 publication Critical patent/KR100299556B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

결합 커패시터를 위하여 자기 정렬 폴리실리콘 및/또는 매립형 확산 라인을 사용하는 MOSFET 구조물은, 바이어스 게이트로 Vcc 를 인가하며 제어 게이트와 바이어스 게이트의 결합율을 미세하게 설계함으로써 임계전압 (VT) 을 포지티브 (인핸스먼트) 에서 네거티브 (디플리션) 까지 제어 게이트에 의해 조절할 수 있다. 이 구조는 복잡한 공정없이도 다수의 VT를 온칩으로 제공할 수 있다.

Description

가변 및 조절 가능 임계전압 ＭＯＳＦＥＴ 구조물{VARIABLE AND TUNEABLE THRESHOLD VOLTAGE MOSFET STRUCTURE}
본 발명은 집적회로 소자 구조물에 관한 것이며, 특히 폴리, 매립형, 또는 폴리 및 매립형 커패시터 결합을 가져서, MOSFET의 임계전압 (VT) 을 포지티브 (인핸스먼트: enchancement) 에서 네거티브 (디플리션: depletion) 까지 조절할 수 있어서, 복잡한 공정 없이도 다수의 VT를 온칩 (on-chip) 으로 제공할 수 있는 MOSFET 구조물에 관한 것이다.
티 시바타 (T. Shibata) 와 티 오미 (T. Ohmi) 에 의해서 IEEE Transactions on Electron Device 의 V. 39, No.6, pp.1444-1455, 1992 에 기재된 "게이트 레벨 가중치 합산과 임계 작동의 형태를 갖는 기능성 MOS 트랜지스터" 는 도 1a 및 도 1b 에 도시된 것과 같이 예시적으로 2개의 입력 게이트를 가지며, 트랜지스터의 임계 전압 (VT) 을 변화시키기 위하여 사용될 수 있는 폴리 커패시터 결합 뉴런 MOSFET 트랜지스터에 대하여 개시되어 있다. 폴리1 플로팅 게이트의 전위는 2개의 폴리2 (제어 게이트 cg 와 바이어스 게이트 b) 와 결합되는데, 즉 Vfg= Vcg·γg＋ Vb·γb이며, 여기서 γg와 γb는 각각 제어 게이트와 바이어스 게이트의 결합율이다. Vfg가 임계전압 (Vto) (플로팅 게이트로부터 보여지는 임계전압) 이상이 될 때 트랜지스터는 턴온된다. 제어 게이트로부터 보여진 임계 전압은 그러므로 VTcg= Vto/γg- Vb·γb/γg가 된다. 그러므로, 다양한 바이어스 전압 (Vb) (일반적으로 Vb= Vcc) 을 인가하고 다양한 결합율로 설계함으로써, 임계전압 (VTg) 이 변화될 수 있다. 예를 들어, 만일 γb= 0 이면, VTcg= Vto/γg가 되며, 이 값은 Vto보다 높을 수도 있다. 만일 γb= γg이고, Vb= Vcc이면, VTcg= Vto/γg- Vcc가 되며, 이것은 네거티브 (즉, 디플리션) 가 된다. 이러한 방법으로, 임계전압의 범위가 넓어지고, 다양한 응용분야에 이용될 수 있다.
그러나, 상술한 MOFET 구조는 가변 임계 전압 트랜지스터를 위한 필드 산화물 상에 넓은 결합 영역을 요구하므로 보다 넓은 영역이 필요하게 된다.
도 1a 와 도 1b 는 각각 공지된 가변 VTMOSFET 구조를 나타내는 배치도와 단면도이다.
도 2a 와 도 2b 는 본 발명에 따른 가변 및 조절 가능 VTMOSFET 구조의 실시예를 보여주는 배치도와 단면도이다.
도 3a 와 도 3b 는 본 발명에 따른 가변 및 조절 가능 VTMOSFET 의 다른 실시예를 보여주는 배치도와 단면도이다.
본 발명은 커패시터들을 결합하기 위하여 자기 정렬 폴리실리콘 및/또는 매립형 확산 라인을 사용하는 MOSFET 구조물을 제공한다. 이러한 구조로, 바이어스 게이트로 Vcc를 인가하고 제어 게이트와의 결합율과 바이어스 게이트의 결합율을 신중하게 설계함으로써 포지티브 (인핸스먼트) 에서 네거티브 (디플리션) 까지로 임계전압 (VT) 을 제어 게이트로부터 조절시킬 수 있다. 이러한 기술에 의해 복잡한 공정없이도 다수의 VT를 온칩으로 제공할 수 있다.
본 발명의 특징과 이점은 본 발명의 사상을 사용한 예시적인 실시예를 개시하는 다음의 상세한 설명과 첨부된 도면을 통해서 더 잘 이해될 것이다.
도 2a 와 도 2b 는 본 발명에 따른 MOSFET 구조물을 보여주며, 폴리2/폴리1 커패시터는 자기 정렬 에치 (self-aligned etch: SAE) 를 사용하여, EPROM 또는 플래시 메모리 처리 공정에 의해서 형성되는데, 즉, 폴리2 제어 게이트와 폴리2 바이어스 게이트의 에지는 하부의 폴리1 플로팅 게이트에 자기 정렬되어, 전체 트랜지스터 크기가 최소화된다. 폴리2/폴리1 결합 영역은 필드 산화물 영역이 아닌 채널 영역의 상부에 있다.
플로팅 게이트 전위는
Vfg= Vg·γg＋ Vb·γb
로서 표현된다. 결합율은 채널 커패시턴스를 고려해야만 한다. Vfg는 임계전압 (Vto) 에 근접할 때, 제어 게이트로부터 보여진 임계 전압 (VTcg) 은 그러므로
VTcg= Vto/γg- Vb·γb/γg
가 된다.
결합율을 적절하게 설계하고 적절한 바이어스를 인가함으로써 (즉, Vb= Vcc) , 상술한 것처럼, 임계전압 (VTcg) 은 Vto/γg(Vb= 0 일 때) 에서 Vto/γg- Vcc(γb= γg및 Vb= Vcc일 때) 까지로 변화될 수 있다.
제로 VtMOSFET 를 설계하는 예가 다음에 간단하게 설명된다. Vto= V, γg= 0.5 및 Vb= 5V 라고 가정하면, VTcg= 0 의 조건에 의해 γb= 0.2 로 된다. 이 장치의 크기는 소정의 γg및 γb그리고 공정파라미터 (즉, 게이트 산화물의 두께 및 폴리실리콘 사이의 산화물의 두께) 로부터 결정될 수 있다.
도 3a 및 도 3b 에 도시된 것처럼, 상술한 구조는 또한 바이어스 게이트로서 MOSFET 구조물 내에서 매립형 n+ 를 사용함으로써 최소화된다. 제어 게이트 콘택트부는 폴리2 의 상부에 있을 수 있다. 매립형 n+ 는 다른 트랜지스터와의 접속을 위한 배선의 역할을 할 수 있다.
만일 플로팅 게이트 상에 전하가 존재한다면, VTcg는 설계와 다르게 될 것이다. 그러므로, 공장에서 보내온 웨이퍼는 분류를 하기 전에 공정-유도 전하가 UV 제거 되어질 필요가 있다. 그 결과 얻어진 MOSFET 의 작동 전압은 충분히 낮게되어야 하며 그러면 낮은 레벨의 열전자 주입현상 (즉, EPROM 에서의 판독 교란과 유사한 현상) 이 디바이스의 수명 동안에 최소화될 수 있다.
플로팅 게이트에 대응하는 n- 웰은 또한 매립형 결합 커패시터로서 또한 사용될 수도 있다. 그러나, n- 웰의 표면은 디플리션되거나 반전되거나 또는 디플리션과 동시에 반전될 수도 있어서, 결합 커패시턴스가 감소된다. 만일 매립형 p+ 확산 내부 n- 웰이 형성된다면, 네거티브의 바이어스를 이용하여 플로팅 게이트를 결합시킬 수도 있다.
본 발명에 따르는 구조물을 제조하기 위한 전형적인 공정 흐름을 이제부터 설명한다. 자기 정렬되지 않은 뉴런은 바닥 전극과 플로팅 게이트에 대한 폴리1 을 사용하고 상부 전극과 제어 게이트에 대해서는 폴리2 를 사용하여, 커패시턴스를 갖는 CMOS 구조물과 마찬가지 공정으로 형성될 수 있다. 자기 정렬된 뉴런은 추가적인 자기 정렬 에치 (SAE) 마스킹 단계를 이용하여, CMOS 플래시 메모리와 마찬가지 공정으로 형성될 수 있다. 2개의 마스킹 단계를 선택적으로 사용하면 매립형 n+ 결합 뉴런과 자기 정렬 뉴런을 형성할 수 있다.
본 발명에 따르는 공정 흐름은, VTP주입 단계를 거치는 종래의 0.35 ㎛ CMOS 논리 공정에서와 같은 방식으로 진행된다. 즉, 초기 n- 웰 마스킹 단계는 n- 웰 주입을 용이하게 하며, 패드 (pad) 산화물과 상부 질화물층에서 성장된다. 그런 후, 활성 영역 마스크가 형성되며, 에칭된 질화물과 필드 산화물 격리 영역이 성장된다. 질화물 및 패드 산화물은 스트립되며 희생 산화물 (scarificialoxide) 층이 성장된다. 그런 후, P-필드/P-웰 마스크가 형성되며 P 웰과 VTN주입이 실행된다. 그런 후, VTP마스킹 및 주입 단계가 실행된다.
다음, 선택사항인 단계로서 매립형 n+ 결합이 요구되면, 매립형 n+ 마스크를 형성하고 비소 주입을 실행하여 n+ 매립형 결합 영역을 형성한다. 만일 매립형 n+ 결합이 요구되지 않는다면, 상술한 매립형 n+ 마스킹 단계와 비소 주입을 생략 할 수 있다. 그런 후, 약 70Å의 두께의 게이트 산화물층이 형성되며, 폴리 1 증착 및 도핑이 실행된다. 다음 폴리1 마스크가 형성되며 폴리1 층이 에칭되어서 CMOS 트랜지스터의 플로팅 게이트와 뉴런 바닥 전극을 형성한다. 폴리1 의 에칭후 산화물/질화물/산화물 (ONO) 증착과 폴리2 증착 및 도핑이 실행된다. 그런 후, 폴리2 마스크가 형성되며 폴리2 층이 에칭되어서 뉴런 게이트가 형성되며 CMOS 영역이 개방된다.
선택적인 SAE 마스킹 단계는 플래시 메모리 제조 공정에서 통상적으로 수행되는 것과 같이, ONO 와 폴리1 을 순차적으로 플라즈마 에칭함으로써 자기 정렬 뉴런 게이트를 위하여 실행된다. 이러한 경우, 폴리2 결합 게이트의 아웃트라인 에지 (즉 도 2a 참조) 는 하부 폴리1 게이트로 자기 정렬되며, 뉴런 트랜지스터의 전체 크기는 자기 정렬 처리가 사용되지 않을 때의 경우와 비교하여 최소화된다.
상술한 공정 흐름은 종래의 0.35 ㎛ CMOS 로직 제조 기술에 따라서 진행된다.
여기서 설명된 본 발명의 실시예의 다양한 선택은 본 발명을 실행할 때 사용될 수도 있다. 다음의 청구항은 본 발명의 영역을 한정하며, 이들 청구항 내의 구조와 방법 및 그의 등가물은 그것에 의해서 커버된다.
본 발명에 따른 MOSFET 구조물은 임계전압 (VT) 을 포지티브 (인핸스먼트) 에서 네거티브 (디플리션) 까지로 제어 게이트로부터 조절할 수 있으며, 상술한 구조는 복잡한 공정처리없이도 다중 VT의 온칩을 제공한다.

Claims (1)

  1. 제 1 도전형을 갖는 반도체 기판 내에 형성되어 있는 제 1 및 제 2 공간 분리 산화물 격리 영역으로서, 그들 사이에서 기판 영역이 형성되는, 제 1 및 제 2 공간 분리 산화물 격리 영역과;
    상기 기판 영역 내에 형성되며, 제 1 산화물 격리 영역 및 제 2 산화물 격리 영역 양자로부터 공간 분리되어 있는 제 3 산화물 격리 영역으로서, 상기 제 1 및 제 3 산화물 격리 영역 사이에 소자 활성 기판 영역을 형성하고 상기 제 2 및 제 3 산화물 격리 영역 사이에 결합 기판 영역을 형성하는, 제 3 산화물 격리 영역과;
    상기 활성 기판 영역 내에 형성되며 제 1 도전형과 반대인 제 2 도전형을 갖는 제 1 및 제 2 공간 분리 소오스/드레인 영역으로서, 그들 사이에서 채널 영역이 형성되는, 제 1 및 제 2 공간 분리 소오스/드레인 영역과;
    상기 결합 기판 영역 내에 형성되며 제 2 도전형을 가지며, 바이어스 전압을 받도록 접속되어 있는 바이어스 게이트 영역과;
    상기 활성 기판 영역과, 상기 결합 기판 영역 상에 각각 형성된 제 1 및 제 2 산화물층과;
    상기 제 1 및 제 2 산화물층 상에 형성되며 상기 제 3 산화물 격리 영역으로 확장되어 있는 도전성 플로팅 게이트와;
    상기 플로팅 게이트 상에 형성되며 유전체 물질에 의해서 플로팅 게이트로부터 분리되며, 제어 전압을 받기 위하여 접속되어 있는 제어 게이트를 구비하는 것을 특징으로 하는 가변 및 조절 가능 임계 전압 MOSFET 구조물.
KR1019970059032A 1997-05-15 1997-11-10 가변및조절가능임계전압mosfet구조물 KR100299556B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/857,156 1997-05-15
US8/857,156 1997-05-15
US08/857,156 US5814856A (en) 1997-05-16 1997-05-16 Variable and tunable VT MOSFET with poly and/or buried diffusion

Publications (2)

Publication Number Publication Date
KR19980086415A KR19980086415A (ko) 1998-12-05
KR100299556B1 true KR100299556B1 (ko) 2001-11-15

Family

ID=25325323

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970059032A KR100299556B1 (ko) 1997-05-15 1997-11-10 가변및조절가능임계전압mosfet구조물

Country Status (3)

Country Link
US (1) US5814856A (ko)
KR (1) KR100299556B1 (ko)
DE (1) DE19750137B4 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211016B1 (en) * 1998-03-23 2001-04-03 Texas Instruments-Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
US6127698A (en) * 1998-03-23 2000-10-03 Texas Instruments - Acer Incorporated High density/speed nonvolatile memories with a textured tunnel oxide and a high capacitive-coupling ratio
US6204124B1 (en) * 1998-03-23 2001-03-20 Texas Instruments - Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
US6184087B1 (en) * 1998-03-23 2001-02-06 Shye-Lin Wu Method for forming high density nonvolatile memories with high capacitive-coupling ratio
DE102006060342A1 (de) * 2006-12-20 2008-06-26 Texas Instruments Deutschland Gmbh CMOS-Transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713677A (en) * 1985-02-28 1987-12-15 Texas Instruments Incorporated Electrically erasable programmable read only memory cell including trench capacitor
JP3122756B2 (ja) * 1991-01-12 2001-01-09 直 柴田 半導体装置
JP3098629B2 (ja) * 1992-09-18 2000-10-16 株式会社日立製作所 強誘電体トランジスタ、それを用いた半導体記憶デバイス、半導体応用機器及び人工知能システム
WO1995031043A2 (en) * 1994-05-06 1995-11-16 Philips Electronics N.V. Semiconductor device for the summation of a number of weighted input signals

Also Published As

Publication number Publication date
DE19750137A1 (de) 1998-11-19
KR19980086415A (ko) 1998-12-05
US5814856A (en) 1998-09-29
DE19750137B4 (de) 2005-12-22

Similar Documents

Publication Publication Date Title
EP0798785B1 (en) High-voltage-resistant MOS transistor, and corresponding manufacturing process
US4989053A (en) Nonvolatile process compatible with a digital and analog double level metal MOS process
US5702964A (en) Method for forming a semiconductor device having a floating gate
US20160141415A1 (en) Semiconductor device and fabrication method thereof
US7531864B2 (en) Nonvolatile memory device
US5970338A (en) Method of producing an EEPROM semiconductor structure
JP2001352077A (ja) Ｓｏｉ電界効果トランジスタ
US6586806B1 (en) Method and structure for a single-sided non-self-aligned transistor
US5047816A (en) Self-aligned dual-gate transistor
JP3386863B2 (ja) 薄膜トランジスタ及びその製造方法
US20080237674A1 (en) Semiconductor device
US5506159A (en) Method for manufacturing a semiconductor memory device
KR100299556B1 (ko) 가변및조절가능임계전압mosfet구조물
US8044513B2 (en) Semiconductor device and semiconductor device manufacturing method
US20060220139A1 (en) Semiconductor device and fabrication process thereof
US6069391A (en) Semiconductor device with boosting circuit and detecting circuit
KR100311430B1 (ko) 단일-폴리뉴런모스트랜지스터
KR100597123B1 (ko) 반도체 디바이스 및 그 제조 방법
US8120090B2 (en) Aging device
US7238563B2 (en) Semiconductor device having isolation region and method of manufacturing the same
US6211022B1 (en) Field leakage by using a thin layer of nitride deposited by chemical vapor deposition
US20080124873A1 (en) Method of fabricating semiconductor device having gate dielectrics with different thicknesses
US6249028B1 (en) Operable floating gate contact for SOI with high Vt well
KR100628379B1 (ko) 변동 문턱전압 소자 및 그 제조 방법
JP2876974B2 (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140529

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 17