DE2816795A1 - Verfahren zur herstellung eines substrats fuer einen cmos-schaltkreis und nach einem solchen verfahren hergestellter schaltkreis - Google Patents

Verfahren zur herstellung eines substrats fuer einen cmos-schaltkreis und nach einem solchen verfahren hergestellter schaltkreis

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Description

Patentanwälte Dipl.-Ing. H. \7eickmann, Dipl.-Phys. Dr. K. Fincke
Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. Huber Dr. Ing. H. Liska * 2816795
8000 MÜNCHEN 86, DEN 4 O flppj| tnja
POSTFACH 860820 '
MÖHLSTRASSE 22, RUFNUMMER 98 39 21/22
DXV
John T. GASNER
184 Alpha Drive, Melbourne, Florida, 7.St.A.
Anthony L. RIVOLI
891 Daytona S.E., Palm Bay, Florida, V.St.A.
Verfahren zur Herstellung eines Substrats für einen CMOS-Schaltkreis und nach einem solchen Verfahren hergestellter
Schaltkreis
Die Erfindung betrifft ein Verfahren zur Herstellung eines Substrats für einen CMOS-Schaltkreis (Schaltkreis in komplementärer Metall-Oxid-Halbleiter-Technik), das einen bestimmten Leitfähigkeitstyp (erster Leitfähigkeitstyp) hat. Zur Erfindung gehört außerdem ein Schaltkreis, der nach einem derartigen Verfahren hergestellt ist.
Die gegenwärtig verwendeten integrierten Schaltkreise verlangen eine Versοrgungsspannung von mehr als 5 V. Um dies zu erreichen, muß die Einsetzspannung der Feld- ader parasitär dicken Oxidanordnungen auf Werte oberhalb der Versorgungsspannung angehoben werden. Diese Bedingung ist in einem Hochleistungs-Integrat'ionsprozeß, der CMOS-Anordnungen mit polykristallinen Silikon-Gates und durch Ionenimplantation erzeugte Source- und Drain-Elektroden erfaßt, schwierig zu erfüllen. Eine Methode, zu höheren Schwellwerten für die Feldstärke zu kommen, besteht darin, erstens die Größe der Siliziumdioxidstufen auf dem Chip zu vergrößern und zweitens die Niveaus der p- und η-leitenden Hintergrundsdotierungen
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in dem Plättchen zu steigern. Größere Siliziumdioxidstufen bedingen jedoch wegen der einer Photomaske vorgegebenen Begrenzungen eine größere Endgröße des integrierten Chips, und eine Steigerung des Dotierpegels beeinträchtigt das Leistungsvermögen der Anordnung.
Bei einer anderen Technik verwendet man Schutzringe oder "Kanalstopper". Diese Ringe sind Zonen, die mit Fremdatomen einer sehr hohen Konzentration dotiert sind und jeweils den n- und p-Kanal einer MOS-Anordnung mit dünnen Oxidschichten umgeben. Die hohe Dotierungskonzentration läßt die Schwellfeldstärke auf derart hohe Werte ansteigen, daß die Drain-Source-Durchschlagsspannung der mit dünnen Oxidschichten versehenen Anordnungen zum begrenzenden Faktor der IC-Versorgungsspannung wird. Die Ringe verlangen im allgemeinen keine zusätzlichen Arbeitsvorgänge, da sie zur gleichen Zeit, in der auch die p- und η-Kanäle entstehen, gebildet werden. Dieser Vorgang ist in der US-Patentschrift 3 983 620 beschrieben. Getrennte Arbeitsgänge für die Herstellung der Schutzringe einerseits und der Source und des Drains andererseits werden in der US-Patentschrift 4 013 484 geschildert. Die Schutzringe müssen zur Vermeidung von elektrischen Kurzschlüssen von jedem in ihrer Umgebung befindlichen Schaltkreiselement getrennt werden, und benachbarte Ringe dürfen sich nicht berühren. Sind die Ringe nicht in dieser Weise vereinzelt, so stellt sich in der Fertigung ein Kompromiß zwischen dem Schichtwiderstand des endgültigen Bausteins einerseits und der Schwellfeldstärke und der Durchschlagsspannung des Bausteins andererseits ein.
Bei der Erzeugung von MOS-Bausteinen hat man, wie in den US-Patentschriften 3 752 711 und 3 913 211 beschrieben wird, die Technik der lokalen Oxidation angewendet. Da sich diese beiden Patentschriften allgemein mit MOS-Anordnungen einer
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einzigen Polarität befassen, werden dort die Probleme, die bei der Erzeugung von Schutzringen mit zwei verschiedenen Leitfahigkeitstypen und aufgrund ihrer gegenseitigen Wechselwirkung auftreten, nicht behandelt. In gleicher Weise gehen die beiden Druckschriften auch nicht auf die zur Herstellung von CMOS-Schaltkreisen erforderliche Schrittabfolge ein.
Es besteht daher Bedarf an einem Verfahren, mit dem in komplementären integrierten Schaltkreisen mit Feldeffekttransistoren automatisch ausgerichtete Schutzringe erzeugt werden können. Eine solche Technik würde die Probleme, mit denen die zum Stand der Technik zählenden Verfahren und Schaltkreise noch belastet sind, überwinden.
Der Erfindung liegt die Aufgabe zugrunde, die geschilderte Lücke zu schließen, insbesondere ein Verfahren anzugeben, mit dem sich in Komplementärtechnik ausgeführte Feldeffekttransistoren mit isoliertem Gate erzeugen lassen, die mit hohen Spannungen arbeiten können, ohne dabei die effektive Güte des Chips bzw. das Leistungsvermögen des Schaltkreises zu beeinträchtigen. Diese Herstellungsmethode soll dabei eine freiere Auswahl bei den Dotierniveaus unter der dünnen Oxidzone ermöglichen und außerdem dazu führen, daß die Ränder der Schutzringe mit den Source- und Drain-Zonen der von den Ringen umgebenen Bausteine von selbst ausgerichtet sind bzw. übereinstimmen.
Zur Lösung dieser Aufgabe ist bei einem Verfahren der eingangs genannten Art erfindungsgemäß vorgesehen, daß zunächst auf dem Substrat eine erste Maskenschicht erzeugt wird, die einen ersten Oberflächenbereich für einen ersten MOS-Baustein sowie für einen ersten Schutzring vorgibt, daß dann der erste Oberflächenbereich mit Fremdatomen eines anderen Leitfähigkeitstyps (zweiter Leitfahigkeitstyp) in einer muldenförmigen
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Zone (Mulde) dotiert wird, danach auf der ersten Maskenschicht und dem Muldenbereich eine v/eitere Maskenschicht (zweite Maskenschicht) erzeugt wird, die einen zweiten Oberflächenbereich für einen zweiten MOS-Baustein und einen dritten Oberflächenbereich für den ersten MOS-Baustein vorgibt, daß hierauf der Muldenbereich zwischen der ersten und der zweiten Maskenschicht mit Fremdatomen des zweiten Leitfähigkeitstyps dotiert wird, wobei ein Schutzring des zweiten Leitfähigkeitstyps entsteht, daß sodann eine dritte Maskenschicht über dem ersten Oberflächenbereich erzeugt wird, daß anschließend der Oberflächenbereich zwischen der zweiten und der dritten Maskenschicht mit Fremdatomen des ersten Leitfähigkeitstyps dotiert wird, wobei ein Schutzring des ersten Leitfähigkeitstyps entsteht, daß daraufhin die dritte Maskenschicht entfernt wird und daß schließlich die Dicke der ersten Maskenschicht in den von der zweiten Maskenschicht nicht bedeckten Oberflächenbereich vergrößert wird.
In einer bevorzugten VerfahrensVariante geht man folgendermaßen vor:
Zunächst bringt man auf das Substrat eine Oxidschicht auf. Diese Schicht enthält eine Öffnung, die die Größe einer in dem Substrat zu erzeugenden p-leitenden Mulde vorgibt. Danach dotiert man den von der Oxidschicht nicht bedeckten Oberflächenbereich des Substrats zur Bildung der genannten p-leitenden Mulde. Dann wird über einen Teil der Oxidschicht und einen Teil der Mulde eine Nitrid-Maskenschicht aufgebracht. Die Nitridschicht definiert unterhalb von ihr befindliche Flächenbereiche, in denen später komplementäre Feldeffekttransistoren mit isoliertem Gate gebildet werden. Hiernach werden p-leitende Fremdatome in die unbedeckte Oberfläche der p-leitenden Mulde, also zwischen dem Rand der Oxidschicht und dem Rand der einen Teil der Mulde abdeckenden Nitridschicht, zur Bildung eines p-leitenden Schutzringes eingebracht. Hierauf be-
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deckt man die gesamte Mulde sowie benachbarte Teile der Oxidschicht mit einer Maskenschicht und bringt n-leitende Fremdatome durch die Oxidschicht zwischen der unbedeckten Nitridschicht und der Maskenschicht in das Substrat ein. Diese Fremdatome bilden η-leitende Schutzringe, die von den bereits erzeugten p-leitenden Schutzringen einen Abstand einhalten. Anschließend entfernt man die Maskenschicht und setzt das Substrat einer oxidierenden Atmosphäre aus. Bei diesem Schritt wird die Substratoberfläche mit Ausnahme der von der Nitridschicht abgedeckten Teilflächen oxidiert, mit der Folge, daß die Substratoberfläche in vertikaler Richtung von den gebildeten n- und p-leitenden Schutzringen entfernt wird und dabei einen vertikal ausgerichteten Seitenrand hat. Sodann entfernt man die Nitridschicht und erzeugt in den freigelegten, durch die Oxidschicht definierten Bereichen der Substratoberfläche auf übliche Weise Feldeffekttransistoren mit isoliertem Gate.
Ein nach dem vorgeschlagenen Verfahren hergestellter komplementärer Feldeffekttransistor mit isoliertem Gate ist folgendermaßen aufgebaut:
Die Schutzringe sind an ihren äußeren Rändern seitlich voneinander distanziert und an ihren inneren Seitenrändern mit den äußeren Seitenrändern der Sourceundes Drains ihres jeweiligen Transistors ausgerichtet. Eine in- und oberhalb der Substratoberfläche gebildete Isolationsschicht führt dazu, daß die obere Oberfläche des Schutzringes in vertikaler Richtung von der oberen Oberfläche der zugehörigen Source- und Drain-Elektrode beabstandet ist. Bei Verwendung eines n-leitenden Substrats und einer p-leitenden Mulde im Substrat fällt der äußere Seitenrand des p+-Schutzringes mit dem äußeren Seitenrand der ρ-Mulde zusammen.
Die Erfindung soll nun an einem besonders bevorzugten Aus-
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führungsbeispiel unter Bezugnahme auf die beigefügte Zeichnung näher erläutert werden. In den Figuren sind einander entsprechende Teile mit gleichen Bezugszeichen versehen. Es zeigen:
Fig. 1 bis 5 in Seitenschnitten Jeweils Verfahrensschritte bei der Herstellung von selbst-ausgerichteten n- und p-leitenden Schutzringen mittels lokaler Oxidation; und
Fig. 6 ebenfalls in einem Seitenschnitt komplementäre Feldeffekttransistoren mit isoliertem Gate, die in einem Substrat erzeugt werden, das nach dem in den Fig. 1 bis 5 illustrierten Verfahren hergestellt worden ist.
Die Herstellung von selbst-ausgerichteten Schutzringen, die in den Fig. 5 und 6 dargestellt sind, beginnt damit, daß einem Substrat 10, beispielsweise einem η-leitenden Silizium-, eine relativ dünne Oxidschicht 12 aufgebracht wird (Fig. 1). Dann wird mit einer üblichen Maskiertechnik in der Oxidschicht 12 eine Öffnung gebildet, in der ein Oberflächenbereich 14 freiliegt. In diesem Bereich werden p-leitende Fremdatome, beispielsweise Bor, eingebracht. Die Oxidschicht 12 muß so dick sein, daß sie bei der Dotierung mit p-leitenden Fremdatomen, die zu einer Mulde 18 und einem p+-Schutzring 24 führen, ihre Abschirmfunktion erfüllt.
Über dem Oberflächenbereich 14 wird eine dünne Oxidzone 16 gebildet, und dann werden die Bor-Fremdatome in eine für den Übergang geeigneten Tiefe eindiffundiert. Es entsteht eine p~—Mulde 18. Zusätzlich zu der - im folgenden erste Maskenschicht genannten - Oxidschicht 12 wird eine zweite Maskenschicht 20, die beispielsweise aus Siliziumnitrid bestehen kann, über dem Substrat aufgetragen. Die zweite Mas-
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kenschicht ist so gestaltet, daß sie die Oxidzone 16 oberhalb der ρ"-Mulde 18 und die Oxidschicht 12 oberhalb des Substrats 10 teilweise abdeckt (Fig. 2). Die Nitridschicht muß, wie im folgenden noch erläutert werden wird, so dick sein, daß sie bei der Feldoxidation und bei der Fremdatom-Dotierung zur Bildung der p- und η-leitenden Schutzringe maskiert. Die Flächenbereiche unter der Nitridmaske (Fig. 2) werden diejenigen dünnen Oxidzonen v/erden, in denen später Source, Drain und Gate sowohl des p- als such des n-Kanal-Bausteins erzeugt werden.
In der Oxidzone 16 werden, beispielsweise mittels einer Ätztechnik, Öffnungen 22 herausgearbeitet, in denen ein Teil der Oberfläche 14 der p"-Mulde 18 freiliegt. In diesen freiliegenden Bereichen werden die p-leitenden Schutzringe gebildet. Die unbedeckte Oberfläche zwischen der Oxidschicht 12 und der Nitridschicht 20 (Öffnungen 22) werden mit p-leitenden Fremdatomen dotiert, um einen p+-Schutzring 24 auszubilden. Als Dotiermittel kommt beispielsweise Bor in Frage, das sich durch Abscheiden und Diffusion in das Substrat einbringen läßt. Es sei erwähnt, daß bei Verwendung der ursprünglichen Öffnung in der Oxidschicht 12 der äußere Seitenrand der p+-Schutzringe mit dem Seitenrand der ρ"-Mulde 18 zusammenfällt. Entsprechend grenzen bei Verwendung der maskierenden Nitridschicht 20 die inneren Seitenränder des p+-Schutzringes 24 seitlich an Source und Drain des n-Kanal-Bausteins, der später in der p~-Mulde 18 erzeugt wird. Die Nitridschicht 20 und die Oxidschicht 12 sind so dick bemessen, daß sie bei der Dotierung mit p+-Fremdatomen maskieren und somit diese Fremdatome auf die durch die Öffnungen 22 definierten Zonen begrenzen. Der Substratzustand nach den bisher geschilderten Verfahrensschritten ist in Fig. 3 dargestellt.
Das Verfahren wird fortgeführt mit einem dritten Maskierungsschritt: Eine dritte Maskenschicht 26 wird dem Substrat auf-
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getragen. Diese Schicht ist mit wohlbekannten Abgrenzungstechniken so gestaltet, daß sie die gesamte p""-Mulde 18 sowie angrenzende Teile des Substrates 10 abdeckt (Fig. 4). Dann werden die freiliegenden Bereiche der Oxidschicht 12 zwischen der Maskenschicht 26 und der unbedeckten Nitridschicht 20 mit η-leitenden Fremdatomen, beispielsweise Phosphor, dotiert. Dieser Vorgang führt zu n+-Schutzringen 28 im Substrat. Dadurch, daß die Maskenschicht 26 der p~-Mulde 18 benachbarte Substratteile abdeckt, ist der abschließend erzeugte n+-Schutzring von dem p+-Schutzring 24 wie auch von dem p~-¥all 18 distanziert. Die Oxidschicht 12 war zwar ausreichend dick, um bei der Dotierung mit p+-Fremdatomen, die zu dem Schutzring 24 führte, zu maskieren; sie ist aber zu dünn, um die Bildung des n+-Schutzringes 28 zu verhindern.
In dem geschilderten und dargestellten Ausführungsbeispiel erfolgte die Bildung der p"-Mulde 18, des p+-Schutzringes und des n+-Schutzringes 28 durch Ablagerung und Diffusion. Stattdessen könnte man diese Zonen auch durch Ionenimplantation erzeugen. Wesentlich ist lediglich die Bildung der Maskenschichten und das Merkmal, daß die inneren Seitenränder der Schutzringe mit den zu bildenden Source- und Drain-Elektroden der jeweils zugehörigen Feldeffekttransistoren mit isoliertem Gate von selbst ausgerichtet sind und daß die äußeren Ränder der Schutzringe voneinander distanziert sind.
Im weiteren Verlauf des Verfahrens wird die Maskenschicht wieder entfernt und das Substrat einer oxidierenden Atmosphäre ausgesetzt, um in allen Flächenbereichen mit Ausnahme der von der Nitridschicht 20 bedeckten Teilflächen das Feldoxid zu verstärken. Wie in Fig. 5 dargestellt, ist die endgültige Oxidschicht 30 im Substrat wie oberhalb des Substrates derart gewachsen, daß sie die Oberflächenbereiche 32 und 34 in vertikaler Richtung von den p+- und n+-Schutzringen 24 bzw.
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28 isoliert. Die Oxidschicht 30 sollte so dick sein, daß sie bei den nachfolgenden Diffusionsprozessen zur Bildung von Source- und Drain-Zonen abschirmt. Obwohl die Schutzringe 24 und 28 in vertikaler Richtung vom Oberflächenbereich 34 des Substrats 10 etwas distanziert sind, fallen die inneren Seitenränder der Schutzringe mit dem Rand der Feldoxidschicht 39 - vertikal gesehen - zusammen. Dieser Sachverhalt ist in Fig. 5 dargestellt.
Die Nitridschicht 20 und die verbleibenden Teile der Oxidschicht 12 und der darunter befindlichen Oxidzone 16 werden entfernt, um die Oberflächenbereiche 32 und 34 des· Substrates freizulegen. Hiernach werden komplementäre Feldeffekttransistoren mit isoliertem Gate unter Verwendung der Feldoxidschicht 30 als Maske in üblicher Weise hergestellt. Dazu gehören folgende Arbeitsschritte: die Erzeugung eines Gate-Oxids auf den freiliegenden Oberflächenbereichen 32 und 34, das Auftragen und die Abgrenzung von beispielsweise aus polykristallinem Silizium bestehenden Gates auf dem Gate-Oxid und die Verwendung dieses Gates und der Feldoxidschicht als Maske für die Bildung von Source und Drain der jeweils zugehörigen p- und n-Kanal-Bausteine. Dies er Anordnung wird dann noch eine letzte Oxidschicht aufgetragen und werden an Source, Drain und Gate der p- und n-Kanal-Bausteine metallische Kontakte angeschlossen.
Die endgültige, in Fig. 6 dargestellte Konfiguration umfaßt einen ρ-Kanal-Baustein 36 mit Source- und Drain-Zonen 38, die von den n+-Schutzringen 28 vertikal beabstandet sind, diese
mit jedoch berühren, und deren äußere Seitenränder/den inneren Seitenrändern des Schutzringes 28 übereinstimmen. Entsprechend halten die n+-Source- und n+-Drain-Zone (Zonen 42) eines n-Kanal-Bausteins 40 in vertikaler Richtung einen Abstand zum p+-Schutzring 24 ein, berühren diesen Ring jedoch, und ihre
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äußeren Seitenränder fallen mit den inneren Seitenrändern des Schutzringes 24 zusammen. Im Ergebnis liefert das geschilderte Verfahren einen integrierten Schaltkreis mit komplementären Feldeffekttransistoren mit isoliertem Gate, bei denen die Schutzringe voneinander getrennt sind und in ihren inneren Seitenrändern mit den äußeren Seitenrändern von Source und Drain der jeweils zugehörigen Kanal-Bausteine von selbst übereinstimmen.
Diese Transistoren, die mit selbst-ausrichtenden Techniken und lokalisierter Oxidation hergestellt werden, können hohe Spannungen verarbeiten und mit hoher Dichte integriert werden.
Die Erfindung ist nicht auf das dargestellte Ausführungsbeispiel beschränkt. Abgesehen davon, daß die Dotierungszonen des Substrats nicht nur mittels Auftragen und Diffundieren, sondern genau so gut auch durch eine Ionenimplantation erzeugt werden können, kann man auch ein p-leitendes Substrat mit einer η-leitenden Mulde zugrunde legen. Auch ist es im Rahmen der Erfindung möglich, andere Feldeffekt-Bausteine mit isoliertem Gate als CMOS-Einheiten mit selbst-ausgerichteten Schutzringen herzustellen.
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Claims (16)

  1. Patentansprüche
    J Verfahren zur Herstellung eines Substrates für einen CMOS-Schaltkreis, das einen bestimmten Leitfähigkeitstyp (erster Leitfähigkeitstyp) hat, dadurch gekennzeichnet, daß zunächst auf dem Substrat eine erste Maskenschicht erzeugt wird, die einen ersten Oberflächenbereich für einen ersten MOS-Baustein sowie für einen ersten Schutzring vorgibt, daß dann der erste Oberflächenbereich mit Fremdatomen eines anderen Leitfähigkeitstyps (zweiter Leitfähigkeitstyp) in einer muldenförmigen Zone (Mulde) dotiert wird, daß danach auf der ersten Maskenschicht und dem Muldenbereich eine weitere Maskenschicht (zweite Maskenschicht) erzeugt wird, die einen zweiten Oberflächenbereich für einen zweiten MOS-Baustein und einen dritten Oberflächenbereich für den ersten MOS-Baustein vorgibt, daß hierauf der Muldenbereich zwischen der ersten und der zweiten Maskenschicht mit Fremdatomen des zweiten Leitfähigkeitstyps dotiert wird, wobei ein Schutzring des zweiten Leitfähigkeitstyps entsteht, daß sodann eine dritte Maskenschicht über dem ersten Oberflächenbereich erzeugt wird, daß anschließend der Oberflächenbereich zwischen der zweiten und der dritten Maskenschicht mit Fremdatomen des ersten Leitfähigkeitstyps dotiert wird, wobei ein Schutzring des ersten Leitfähigkeitstyps entsteht, daß daraufhin die dritte Maskenschicht entfernt wird und daß schließlich die Dicke der ersten Maskenschicht in den von der zweiten Maskenschicht nicht bedeckten Oberflächenbereichen vergrößert wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Maskenschicht vor der Herstellung der MOS-Bausteine entfernt wird.
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    ORIGINAL INSPECTED
  3. 3. "Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Haskenschicht so dick ist, daß sie gegenüber der Dotierung mit Fremdatoinen des zweiten Leitfähigkeitstyps maskiert, dagegen nicht dick genug ist, um gegenüber der Dotierung mit Fremdatomen des ersten Leitfähigkeitstyps maskieren zu können.
  4. 4. Verfahren nach einem der Ansprüche 1 bis 3> dadurch gekennzeichnet, daß sich die dritte Maskenschicht über Teile der ersten Maskenschicht erstreckt, die dem ersten Oberflächenbereich benachbart sind, derart, daß die Schutzringe voneinander distanziert sind.
  5. 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Maskenschicht aus einem Oxid besteht und in einer oxidierenden Atmosphäre verstärkt wird.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Verstärkung in der oxidierenden Atmosphäre nach Entfernung der zweiten Maskenschicht und vor Entfernung der ersten Maskenschicht erfolgt, derart, daß alle von der ersten Maskenschicht nicht bedeckten Oberflächenbereiche des Substrates verstärkt werden.
  7. 7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die zweite Maskenschicht eine Nitridschicht einer solchen Dicke ist, daß die unterhalb der Nitridschicht befindlichen Oberflächenbereiche nicht oxidiert werden.
  8. 8. Verfahren nach einem der Ansprüche 5 bis 7> dadurch gekennzeichnet, daß die Oxidierung so lange erfolgt, bis die Schutzringe in vertikaler Richtung von der Substratoberfläche distanziert sind.
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    - vi-
  9. 9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Substrat aus Silizium, die erste Maskenschicht aus Siliziumoxid, insbesondere aus Siliziumdioxid, und die zweite Maskenschicht aus Siliziumnitrid bestehen.
  10. 10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp eine n-Leitfähigkeit bedeutet, daß der zweite Leitfähigkeitstyp eine ρ-Leitfähigkeit bedeutet und daß die Dotierung durch Aufbringen und Diffundieren erfolgt.
  11. 11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die erste Maskenschicht eine Oxidschicht ist, daß die zu der Mulde führende Dotierung eine Diffusion umfaßt, die eine dünne Oxidschicht über dem ersten Oberflächenbereich bildet, daß die zweite Maskenschicht über einem Teil der dünnen Oxidschicht erzeugt wird und daß der freigebliebene Teil der dünnen Oxidschicht vor Durchführung der Dotierung, mit der ein Schutzring des zweiten Leitfähigkeitstyps entsteht, entfernt wird.
  12. 12. Verfahren zur Herstellung eines CMOS-Schaltkreises mit einem insbesondere nach einem der Ansprüche 1 bis 11 hergestellten Substrat, dadurch gekennzeichnet, daß zunächst auf dem Substrat eine Oxidschicht (erste Maskenschicht) mit einer Öffnung erzeugt wird, die einen ersten Oberflächenbereich frei läßt, daß dann der erste Oberflächenbereich mit Fremdatomen eines bestimmten Leitfähigkeitstyps (zweiter Leitfähigkeitstyp) dotiert wird, daß danach auf der ersten Maskenschicht über einem zweiten Oberflächenbereich und in der Öffnung über einen dritten Oberflächenbereich eine weitere Maskenschicht (zweite Maskenschicht) erzeugt wird, daß hierauf ein Teil des ersten Oberflächen-
    0098U/0606
    bereiches zwischen der ersten Maskenschicht und dem dritten Oberflächenbereich mit Fremdatomen des zweiten Leitfähigkeitstyps dotiert wird, wobei ein Schutzring des zweiten Leitfähigkeitstyps (erster Schutzring) entsteht, daß sodann eine weitere Maskenschicht (dritte Maskenschicht) über dem ersten Oberflächenbereicli und angrenzenden Teilen der ersten Maskenschicht erzeugt wird, daß anschließend der Oberflächenbereich zwischen der dritten Maske und dem zweiten Oberflächenbereich mit Fremdatomen eines weiteren Leitfähigkeitstyps (erster Leitfähigkeitstyp) dotiert wird, wobei ein Schutzring des ersten Leitfähigkeitstyps (zweiter Schutzring) in einem Abstand vom ersten Schutzring entsteht, daß daraufhin die zweite und die dritte Maskenschicht entfernt werden und daß schließlich CMOS-Schaltkreise in dem zweiten und dem dritten Oberflächenbereich hergestellt werden, wobei die Source- und Drain-Zonen mit den Schutzringen ausgerichtet sind.
  13. 13. Nach einem Verfahren gemäß einem der Ansprüche 1 bis 12 hergestellter integrierter Schaltkreis, gekennzeichnet durch ein Substrat (10) eines ersten Leitfähigkeitstyps mit einem Oberflächenbereich, durch eine Mulde (18) eines zweiten Leitfähigkeitstyps, die in dem Substrat (10) an dessen Oberflächenbereich erzeugt ist, durch eine isolierende Schicht (30), die in dem Substrat (10) erzeugt ist, über die Substratoberfläche hinausragt und einen ersten Oberflächenbereich der Mulde (18) sowie einen zweiten Oberflächenbereich des Substrats vorgibt, einen ersten Feldeffekttransistor (40) mit isoliertem Gate, der vom ersten Leitfähigkeitstyp ist und in dem ersten Oberflächenbereich der Mulde (18) erzeugt ist, einen ersten Schutzring (24), der vom zweiten Leitfähigkeitstyp ist und in der Mulde (18) unterhalb der Isolationsschicht (30) erzeugt ist, einen zweiten Feldeffekttransistor (36) mit isoliertem Gate, der
    Θ09814/0605
    vom zweiten Leitfähigkeitstyp ist und im zweiten Oberflächenbereich des Substrats erzeugt ist, und durch einen zweiten Schutzring (28), der vom ersten Leitfähigkeitstyp ist und im Substrat (10) unterhalb der Isolationsschicht (30) und in einem Abstand vom ersten Schutzring (24) erzeugt ist.
  14. 14. Integrierter Schaltkreis nach Anspruch 13, dadurch gekennzeichnet, daß sich der erste Schutzring (24) seitlich zwischen dem äußeren Seitenrand des ersten Transistors (40) und dem äußeren Seitenrand der Mulde (18) erstreckt.
  15. 15. Integrierter Schaltkreis nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß der zweite Schutzring (28) seitlich von dem äußeren Seitenrand des zweiten Transistors (36) ausgeht.
  16. 16. Integrierter Schaltkreis nach einem der Ansprüche 13 bis 15> dadurch gekennzeichnet, daß die obere Oberfläche der Schutzringe (24, 28) in vertikaler Richtung von der oberen Oberfläche der Transistoren (40 bzw. 36) durch die Isolationsschicht (30) distanziert sind und daß die inneren Seitenränder der Schutzringe (24, 28) in vertikaler Richtung mit den äußeren Seitenrändern von jeweils einem Transistor (40 bzw. 36) übereinstimmen.
    009814/060$
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3320500A1 (de) * 1982-06-10 1983-12-15 Intel Corp., Santa Clara, Calif. Verfahren zur herstellung einer integrierten cmos-schaltung

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485390A (en) * 1978-03-27 1984-11-27 Ncr Corporation Narrow channel FET
US4313768A (en) * 1978-04-06 1982-02-02 Harris Corporation Method of fabricating improved radiation hardened self-aligned CMOS having Si doped Al field gate
US4402002A (en) * 1978-04-06 1983-08-30 Harris Corporation Radiation hardened-self aligned CMOS and method of fabrication
IT1166587B (it) * 1979-01-22 1987-05-05 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate
US4295897B1 (en) * 1979-10-03 1997-09-09 Texas Instruments Inc Method of making cmos integrated circuit device
US4295266A (en) * 1980-06-30 1981-10-20 Rca Corporation Method of manufacturing bulk CMOS integrated circuits
GB2084794B (en) * 1980-10-03 1984-07-25 Philips Electronic Associated Methods of manufacturing insulated gate field effect transistors
JPS5791553A (en) * 1980-11-29 1982-06-07 Toshiba Corp Semiconductor device
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
IT1210872B (it) * 1982-04-08 1989-09-29 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate.
US4480375A (en) * 1982-12-09 1984-11-06 International Business Machines Corporation Simple process for making complementary transistors
US4471523A (en) * 1983-05-02 1984-09-18 International Business Machines Corporation Self-aligned field implant for oxide-isolated CMOS FET
US4574467A (en) * 1983-08-31 1986-03-11 Solid State Scientific, Inc. N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel
US4517731A (en) * 1983-09-29 1985-05-21 Fairchild Camera & Instrument Corporation Double polysilicon process for fabricating CMOS integrated circuits
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
US4757363A (en) * 1984-09-14 1988-07-12 Harris Corporation ESD protection network for IGFET circuits with SCR prevention guard rings
US4600445A (en) * 1984-09-14 1986-07-15 International Business Machines Corporation Process for making self aligned field isolation regions in a semiconductor substrate
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
TW328650B (en) * 1996-08-27 1998-03-21 United Microelectronics Corp The MOS device and its manufacturing method
JP3931138B2 (ja) * 2002-12-25 2007-06-13 三菱電機株式会社 電力用半導体装置及び電力用半導体装置の製造方法
RU2674415C1 (ru) * 2018-03-06 2018-12-07 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") Радиационно-стойкая библиотека элементов на комплементарных металл-окисел-полупроводник транзисторах

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3712995A (en) * 1972-03-27 1973-01-23 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3853633A (en) * 1972-12-04 1974-12-10 Motorola Inc Method of making a semi planar insulated gate field-effect transistor device with implanted field
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
DE2700873A1 (de) * 1976-01-12 1977-07-21 Hitachi Ltd Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3673428A (en) * 1970-09-18 1972-06-27 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3888706A (en) * 1973-08-06 1975-06-10 Rca Corp Method of making a compact guard-banded mos integrated circuit device using framelike diffusion-masking structure
US4027380A (en) * 1974-06-03 1977-06-07 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
US4006491A (en) * 1975-05-15 1977-02-01 Motorola, Inc. Integrated circuit having internal main supply voltage regulator
US4045250A (en) * 1975-08-04 1977-08-30 Rca Corporation Method of making a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3712995A (en) * 1972-03-27 1973-01-23 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3853633A (en) * 1972-12-04 1974-12-10 Motorola Inc Method of making a semi planar insulated gate field-effect transistor device with implanted field
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
DE2700873A1 (de) * 1976-01-12 1977-07-21 Hitachi Ltd Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3320500A1 (de) * 1982-06-10 1983-12-15 Intel Corp., Santa Clara, Calif. Verfahren zur herstellung einer integrierten cmos-schaltung

Also Published As

Publication number Publication date
DE2816795C2 (de) 1989-10-05
GB1581498A (en) 1980-12-17
FR2404300A1 (fr) 1979-04-20
FR2404300B1 (de) 1983-01-21
IT7812700A0 (it) 1978-07-07
IT1161684B (it) 1987-03-18
US4135955A (en) 1979-01-23

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