DE2933694A1 - Integrierter schaltkreis - Google Patents

Integrierter schaltkreis

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Description

Die Erfindung betrifft einen integrierten Schaltkreis mit wenigstens einem in einer auf einem isolierenden Substrat befindlichen Halbleiterschicht gebildeten Halbleiterbauelement, welches eine unmittelbar mit Hilfe eines leitend dotierten und sich durch eine in einer auf der Halbleiterschicht liegenden Isolierschicht vorgesehene Kontaktöffnung erstreckenden Halbleiters elektrisch kontaktierte Zone aufweist. Insbesondere betrifft die Erfindung die Herstellung eines CMOS/SOS-integrierten Schaltkreises (CMOS = komplementär symmetrische Metall/Oxid/Halbleiter-Anordnung; SOS = Silizium-auf-Saphir) und dabei speziell den Aufbau eines vergrabenen Kontaktes des integrierten CMOS/SOS-Schaltkreises. Mit dem Ausdruck "vergrabener Kontakt" ist ein direkter Kontakt zwischen einem aus polykristallinem Silizium bestehenden Verbindungsweg oder Eingang (Gate) und den darunter liegenden in ^iner epitaxialen Siliziumschicht gebildeten Zonen gemeint.
Vergrabene Kontakte wurden bisher bei integrierten Schaltkreisen nur beim Herstellen von PMOS- und NMOS-Vorrichtungen mit einem einzigen (P- ader N-)Kanal angewendet. Bei diesen Vorrichtungen, bei denen vergrabene Kontakte bereits benutzt worden sind, wird von massivem Silizium und nicht von in der Silizium-auf-Saphir-Technik (SOS) hergestellten DUnnschichten ausgegangen. Durch die Verwendung polykristalliner Silizium-Verbindungsleitungen und vergrabener Kontakte wird der früher von Metallkontakten eingenommene Raum eingespart. Gemeint sind dabei vor allem solche Kontakte, die erforderlich sind, um dotierte Halbleiterzonen mit den Gates von integrierten MOS-Schaltkreisen zu verbinden. Die Einführung vergrabener Kontakte in die Technik zum Herstellen integrierter CMOS/SOS-Schaltkreisen hat zu erheblichen technischen Problemen geführt,
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die sich daraus ergeben, daß die epitaxiale Siliziumschicht sehr dünn ist.
Zunächst besteht für den Fall eines größer als das zu kontaktierende polykristalline Silizium ausgebildeten vergrabenen Kontakts eine Schwierigkeit darin, daß die polykristalline Siliziumschicht zu stark geätzt und damit vollständig durch die darunter liegende Epitaxialschicht hindurch geätzt werden kann, so daß der gewünschte Strompfad unterbrochen wird. Ein solches Problem existiert beim Herstellen vergrabener Kontakte in massiven Siliziumscheiben nicht, da die Siliziumscheiben eine Dicke von etwa 380 Mikrometern aufwiesen, während die in der SOS-Technik vorgesehene epitaxiale Siliziumschicht nur eine Dicke von etwa 0,5 Mikrometern hat. Während also im Bekannten - bei Verwendungmassiver Siliziumscheiben - ein Durchätzen nicht zu befürchten ist, besteht hierfür bei dünnen epitaxialen Siliziumschichten beim Herstellen eines integrierten SOS-Schaltkreises eine hohe Wahrscheinlichkeit.
Ein weiteres Problem beim Herstellen von vergrabenen Kontakten ergibt sich daraus, daß die polykristalline, aus Silizium bestehende Verbindungsschicht während desselben Verfahrensschritts durch Dotieren leitend gemacht werden soll, während welchem die darunter liegenden Halbleiterzonen dotiert werden. Das läßt sich erreichen, weil Ionen in eine polykristalline Siliziumschicht implantiert werden können und durch die polykristalline Siliziumschicht in die darunter liegende Epitaxialschicht diffundieren und damit die Unterschicht dotieren. Bei einem solchen Verfahrensschritt werden die Ionen aber nicht mit einer so hohen Energie implantiert, daß sie durch die Gateoxid-Schicht wandern könnten, weil andernfalls Kanalzonen in dem MOS-
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Transistor nicht entstehen würden. Folglich darf die Breite der Öffnung des vergrabenen Kontakts nicht kleiner sein als die Breite der aus polykristallinem Silizium bestehenden Verbindungsleitungen, weil dadurch eine Dotierung der darunter liegenden Siliziumzone verhindert und bewirkt würde, daß dotierte Bereiche nur dort gebildet werden, wo der vergrabene Kontakt liegen soll (bei diesem Vergleich sind Seitendiffusionen nicht berücksichtigt worden). Die Abmessungen des vergrabenen Kontakts dürfen daher weder größer noch kleiner als die Breite der Polysilizium-Verbindungsleiter sein.
Der Erfindung liegt die Aufgabe zugrunde, einen einfacher als bisher herzustellenden Schaltkreis zu schaffen. Die erfindungsgemäße Lösung besteht darin, daß mindestens eine Seitenkante der Kontaktöffnung schiefwinklig zu mindestens einer Kantenlinie des die Seitenkante kreuzenden, kontaktierenden Halbleiters verläuft.
Durch die Erfindung ist eine neue Geometrie für die Kontaktöffnung, durch welche der vergrabene Kontakt herzustellen ist, geschaffen worden, welche das Herstellen eines zuverlässigen Kontakts zwischen den aus polykristallinem Silizium bestehenden Leiterbahnen und der darunter liegenden epitaxialen Siliziumschicht erlaubt. Die Konfiguration des vergrabenen Kontakts wird erfindungsgemäß so gewählt, daß ein Kontakt zwischen einer auf einem Saphir-Substrat aufgewachsenen epitaxialen Siliziumschicht geschaffen und gleichzeitig sichergestellt ist, daß die epitaxiale Siliziumschicht bei dem zum Begrenzen der polykristallinen Siliziumbahnen erforderlichen Ätzen nicht entfernt wird.
Anhand der schematischen Zeichnung von Ausführungsbeispielen werden weitere Einzelheiten der Erfindung erläutert.
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Es zeigen:
Fig. 1 eine Draufsicht auf einen Teil eines integrierten Schaltkreises mit vergrabenem Kontakt;
Fig. 2 einen Querschnitt längs der Linie 2-2 in Fig. 1; Fig. 3 einen Querschnitt längs der Linie 3-3 in Fig. 1; Fig. 4 einen Querschnitt längs der Linie 4-4 in Fig. 1; und
Fig. 5 und 6 Draufsichten auf weitere Ausführungsbeispiele des integrierten Schaltkreises.
Fig. 1 zeigt einen Teil eines nach der SOS-Technik hergestellten integrierten Schaltkreises 10. Da die jeweils spezielle Schaltung im vorliegenden Zusammenhang unwesentlich aber aus der Literatur bekannt ist, sind Einzelheiten von Schaltung bzw. Verdrahtung im integrierten Schaltkreis 10 nicht dargestellt worden.
Der integrierte Schaltkreis 10 weist ein vorzugsweise aus Saphir bestehendes isolierendes Substrat 12 auf. Auf dem Substrat ist auf irgendeine bekannte Weise eine Halbleiterschicht, z.B. eine epitaxiale Siliziumschicht 14, epitaxial aufgewachsen und im Hinblick auf die herzustellenden Bauelemente des Schaltkreises 10 begrenzt worden. Auf der epitaxialen Siliziumschicht 14 befindet sich eine isolierende Gate-Oxid-Schicht 16 (vergleiche Figuren 2 bis 4).
Die Gate-Oxid-Schicht 16 wird zum Bilden von Kontaktöffnungen 20 für den vergrabenen Kontakt auf- bzw. durchgeätzt. Daraufhin wird auf der Oxidschicht 16 eine leitende Polysilizium-Schicht 18 gebildet. Diese leitende
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Schicht 18 umfaßt die vergrabenen Kontakte zu der Siliziumschicht 14. Der Zweck der polykristallinen Siliziumschicht 18 besteht darin, leitende Strompfade zwischen verschiedenen im integrierten Schaltkreis 10 enthaltenen Bauelementen zu schaffen.
Die durch die Oxidschicht 16 sich erstreckende Kontaktöffnung 20 für einen vergrabenen Kontakt soll erfindungsgemäß eine solche Geometrie aufweisen, daß eine Draufsicht nicht vollständig aus rechtwinklig oder senkrecht zu der begrenzten epitaxialen Siliziumschicht 14 und den begrenzten polykristallinen Silizium-Verbindungsleitern 18 verlaufenden Linien besteht. Die Kontaktöffnung 20 kann daher einige Linien 22 aufweisen, die orthogonal zu der begrenzten Epitaxialschicht 14 und dem begrenzten polykristallinen Silizium-Verbindungsleiter 18 verlaufen, die Öffnung 20 muß aber auch Linien 24 besitzen, welche nicht orthogonal zu den Grenzen der Epitaxialschicht 14 und denjenigen der polykristallinen Verbindungsleiter 18 verlaufen.
In Figur 1 ist zwar als bevorzugtes Ausführungsbeispiel eine achteckige Form angegeben worden. Natürlich sind andere Formen ebenfalls vorteilhaft, z.B. Dreiecke, Kreise, Sechsecke oder Rhomboide (Rauten).
Beim Herstellen des integrierten SchaltkreisesiO beginnt man mit dem Aufwachsen einer"epitaxialen Siliziumschicht 10 auf der Oberfläche eines isolierenden Substrats 12. Die epitaxiale Siliziumschicht 14 wird dann mit einer mit Hilfe üblicher photolithographischer Techniken zu begrenzenden Photolackschicht versehen. Die entwickelte Photolackschicht wird als Ätzmaske zum Begrenzen der Epitaxialschicht 14 benutzt, auf der dann eine Oxid-Schicht
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16 thermisch aufgewachsen wird. Daraufhin werden die Kontaktöffnungen 20 begrenzt und mit Hilfe eines photolithographischen Verfahrensschritts gebildet, wobei Teile der Oxid-Schicht 16 oberhalb der Epitaxialschicht 14 entfernt werden. Auf der gesamten Oberfläche der Vorrichtung wird nun eine polykristalline Siliziumschicht abgeschieden und - in einem bevorzugten Ausführungsbeispiel - in einem Ofen N+-dotiert. Es folgt dann das Begrenzen der polykristallinen Siliziumschicht in die verschiedenen Verbindungsleiter, z.B. einen Polysilizium-Verbindungsleiter 18.
Beim Begrenzen des Polysilizium-Verbindungsleiters wird so geätzt, daß unerwünschte auf der Oberfläche der Vorrichtung abgeschiedene Teile der polykristallinen Siliziumschicht 14 abgetragen werden. Dabei wird auch epitaxiales Silizium entfernt. Da die epitaxiale Siliziumschicht 14 sehr dünn ist und überall unter der Polysilizium-Schicht freigelegt wird, wo eine Kontaktöffnung 20 herzustellen ist, entstehen mit großer Wahrscheinlichkeit Bereiche, z.B. die Bereiche 26 gemäß Fig. 1 und 3, wo die Kontaktöffnung 20 die epitaxiale Siliziumschicht 14 überlappt. Solche Bereiche 26 können beim Begrenzen der Polysilizium-Verbindungsleitung 18 durch Ätzen ganz abgetragen werden. Wenn also die Kontaktöffnung 20 größer gewesen wäre als die Breite der freigelegten Epitaxialschicht 14, wäre wahrscheinlich eine Leerlaufbedingung entstanden, in der der zum Begrenzen der Polysilizi'um-Verbindungsleitung 18 vorgesehene Ätzschritt diese Leitung auch von Teilen der Epitaxialschicht 14 getrennt hätte. Das hergestellte Bauelement würde dann also nicht arbeiten.
Durch die auf die Figuren 1 bis 4 bezugnehmende Beschreibung wird deutlich, wie sich erfindungsgemäß das Entstehen unbrauchbarer Bauelemente aufgrund von Ausrichtungs-
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fehlern beim Herstellen der vergrabenen Kontakte ausschließen läßt. Durch die Erfindung wird dabei sichergestellt, daß eine infolge Durchätzens der Epitaxialschicht 14 sich einstellende Leerlaufbedingung nicht eintreten kann.
Die Figuren 1, 3 und 4 zeigen einen Bereich 26, in dem die Kontaktöffnung 20 des vergrabenen Kontakts über den Rand der Polysilizium-Schicht 18 in die Epitaxialschicht 14 hineinreicht. Selbst wenn der unter dem Bereich 26 liegende Teil der Epitaxialschicht 14 - wie in Figur 3 gezeigt ganz durchgeätzt wäre, verblieben doch - siehe Figur 4 unberührte Teile der Epitaxialschicht 14.
Ebenso ergibt sich aus den Figuren 1 und 2, daß erfindungsgemäß auch die Probleme zu beseitigen sind, die bisher dann auftraten, wenn die Kontaktöffnungen des vergrabenen Kontakts schmaler als die darüberliegende Epitaxialschicht oder bei einem Ausrichtungsfehler nicht ausgerichtet waren. Gemäß Figur 2 ist ein Teil der Oxidschicht 16 nicht von der Epitaxialschicht 14 abgetragen worden, weil sich die Kontaktöffnung 20 nicht vollständig über die Epitaxialschicht 14 erstreckt. Als Folge davon wird der unter der verbleibenden Oxidschicht 16 liegende Teilbereich 28 der Epitaxialschicht 14 beim Ionenimplantieren der Polysilizium-Schicht 18 und der nicht durch die Oxidschicht 16 abgedeckten Teile der Epitaxialschicht 14 nicht wie gewünscht dotiert werden. In so einem Fall kann ein "aus"- oder nur teilweise "abgeschalteter MOS-Kreis mit übermäßigem Widerstand im Strompfad gebildet werden. Aufgrund der erfindungsgemäß vorgeschlagenen Form für die Kontaktöffnung 20 (Draufsicht) hat das Entstehen von nicht richtig dotierten Zonen 28 aber keinen schädlichen Effekt auf die Funktion des Bauelements.
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In Fig. 5 ist ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Schaltkreises 30 schematisch dargestellt. Dabei überquert eine punktiert gezeichnete Polysilizium-Leitungsspur 32 eine auf einem isolierenden Substrat 36, z.B. einem Saphir-Substrat, gebildete Epitaxialschicht 34, Eine sechseckige Kontaktöffnung 38 eines vergrabenen Kontakts ist schmaler bzw. kleiner als die Epitaxialschicht 34 breit, um zu erreichen, daß die Polysilizium-Schicht 32 die epitaxialschicht 34 ohne Diskontinuitäten zwischen den Teilbereichen 40 und 42 der Epitaxialschicht 34 zu bzw. an den Seiten der polykristallinen Schicht 32 kontaktiert.
In Fig. 6 ist ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Bauelements, nämlich eines Inverters 44, dargestellt. Der Inverter 44 wurde mit Hilfe einer SOS-Technik auf einem Substrat 45 hergestellt und enthält einen N-Kanal-Transistor 46 sowie P-Kanal-Transistor 48. Jeder der Transistoren 46 und 48 besitzt eine Drain-Zone 50, 52 sowie eine Source-Zone 54, 56. Die Source-Zonen 54, 56 sind mit Spannungsquellen VDD bzw. V über Polysilizium-Leitungswege 58 und 60 verbunden. Rhomboidförmige Öffnungen 62 für vergrabene Kontakte, wie sie anhand von Figur 1 bis 4 beschrieben worden sind, werden dazu benutzt, die PoIysilizium-Leitungsbahnen 58, 60 mit den Source-Zonen 54, 56 leitend zu verbinden. Die Drain-Zonen 50, 52 der Transistoren werden mit Hilfe eines durch eine langgestreckte Öffnung 64 gebildeten vergrabenen Kontakts miteinander verbunden. Die langgestreckte Öffnung 64 verbindet im wesentlichen zwei rautenförmige Öffnungen miteinander, von denen jede mit einer der Drain-Zonen 50, 52 kontaktiert ist.
Bei dem Inverter 44 handelt es sich um einen CMOS-Inverter.
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Wenn also die Polysilizium-Verbindungslinie 66 dotiert wird, um sie leitend zu machen, entsteht notwendig zwischen der Polysilizium-Leitungsbahn und einer der Drain-Zonen 50, 52 eine Diode; stattdessen kann auch eine Diode innerhalb der polykristallinen Leitungsbahn 66 gebildet werden. Es hat sich herausgestellt, daß die Gegenwart dieser Diode die gewünschte Betriebsweise des Inverters 44 nicht behindert. Als Eingang des Inverters 44 dienen ein auf einer P"-Kanal-Zone 67 des N-Kanal-Transistors 46 liegendes polykristallines Siliziumgate 65 und eine N~-Kanal-Zone 69 des P-Kanal-Transistors 48.
Erfindungsgemäß soll die Außenform der Öffnungen des vergrabenen Kontakts so ausgebildet sein, daß mindestens eine Kante nicht rechtwinklig oder parallel zu mindestens einer Seite der leitenden Halbleiterverbindungsleitung verläuft, welche von der Kante der Öffnung des vergrabenen Kontakts gekreuzt wird. Für den Fachmann bedeutet diese Lehre, daß auch willkürlich bzw. beliebig kleine Stufen verwendet werden können, die jeweils parallel und senkrecht zu einer Seite der leitenden Halbleiterverbindungsleitung verlaufen, um die erfindungsgemäß gewünschte Form zu erreichen. Der Ausdruck "nicht orthogonal oder parallel" bedeutet also, daß auch Stufenlinien eingeschlossen sein sollen, z.B. zu einer Seite des leitenden Halbleiter-Verbindungswegs orthogonal und parallel verlaufende Linien.
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Claims (4)

  1. Dr.-lng. Reimar Könio ■ Oipl.-Ing. Klaus Bergen
    Cecilienallee 76 <4 Düsseldorf 3O Telefon 45SODS Patentanwälte
    1 7. August 1979 33 022 B
    RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.)
    "Integrierter Schaltkreis" Patentansprüche,:
    Integrierter Schaltkreis mit wenigstens einem in einer auf einem isolierenden Substrat befindlichen Halbleiterschicht gebildeten Halbleiterbauelement, welches eine unmittelbar mit Hilfe eines leitend dotierten und sich durch eine in einer auf der Halbleiterschicht liegenden Isolierschicht vorgesehenen Kontaktöffnung erstreckenden Halbleiters elektrisch kontaktierte Zone aufweist, dadurch gekennzeichnet , daß mindestens eine Seitenkante am Rand der Kontaktöffnung (20, 38, 62, 64) schiefwinklig zu mindestens einer Kantenlinie des die Seitenkante kreuzenden, kontaktierenden Halbleiters (13, 32, 58, 60, 66) verläuft.
  2. 2. Schaltkreis nach Anspruch 1, gekennzeichnet durch eine rhombische Kontaktöffnung (62),
  3. 3. Schaltkreis nach Anspruch 1, gekennzeichnet durch eine achteckige Kontaktofinung (20).
  4. 4. Schaltkreis nach Anspruch 1, gekennzeichnet durch eine sechseckige Kontaktöffnung (38).
    030010/0801
DE2933694A 1978-08-25 1979-08-20 Integrierter Schaltkreis Expired DE2933694C2 (de)

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Publications (2)

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SE (1) SE430837B (de)
YU (1) YU41875B (de)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4289834A (en) * 1977-10-20 1981-09-15 Ibm Corporation Dense dry etched multi-level metallurgy with non-overlapped vias
US4724530A (en) * 1978-10-03 1988-02-09 Rca Corporation Five transistor CMOS memory cell including diodes
JPS5721838A (en) * 1980-07-15 1982-02-04 Toshiba Corp Semiconductor device
US4370669A (en) * 1980-07-16 1983-01-25 General Motors Corporation Reduced source capacitance ring-shaped IGFET load transistor in mesa-type integrated circuit
JPS57112027A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
US4373254A (en) * 1981-04-06 1983-02-15 Rca Corporation Method of fabricating buried contacts
US4353159A (en) * 1981-05-11 1982-10-12 Rca Corporation Method of forming self-aligned contact in semiconductor devices
US4463273A (en) * 1981-10-26 1984-07-31 Rca Corporation Electronic circuits and structures employing enhancement and depletion type IGFETs
US4547959A (en) * 1983-02-22 1985-10-22 General Motors Corporation Uses for buried contacts in integrated circuits
US4673965A (en) * 1983-02-22 1987-06-16 General Motors Corporation Uses for buried contacts in integrated circuits
GB2140203B (en) * 1983-03-15 1987-01-14 Canon Kk Thin film transistor with wiring layer continuous with the source and drain
US4512073A (en) * 1984-02-23 1985-04-23 Rca Corporation Method of forming self-aligned contact openings
JPS61166486A (ja) * 1985-01-17 1986-07-28 株式会社日立ビルシステムサービス エレベ−タ−の乗りかご
JPH03154341A (ja) * 1989-11-10 1991-07-02 Toshiba Corp 半導体装置
US5412239A (en) * 1993-05-14 1995-05-02 Siliconix Incorporated Contact geometry for improved lateral MOSFET
ES1024282Y (es) * 1993-05-20 1994-04-01 Rotoquim S L Maquina centrifugadora perfeccionada.
KR100276387B1 (ko) * 1998-01-08 2000-12-15 윤종용 반도체 장치의 자기정렬 콘택 형성 방법
US6166441A (en) * 1998-11-12 2000-12-26 Intel Corporation Method of forming a via overlap
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6740942B2 (en) * 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6897535B2 (en) * 2002-05-14 2005-05-24 Hrl Laboratories, Llc Integrated circuit with reverse engineering protection
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) * 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US8168487B2 (en) * 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
KR101371087B1 (ko) * 2011-06-29 2014-03-07 이형구 가압 또는 감압용기의 도어 자동실링장치
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1299468A (en) * 1969-08-21 1972-12-13 Tokyo Shibaura Electric Co Method of manufacturing a semiconductor device
GB1455840A (en) * 1973-01-05 1976-11-17 Westinghouse Electric Corp Semiconductor devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3837935A (en) * 1971-05-28 1974-09-24 Fujitsu Ltd Semiconductor devices and method of manufacturing the same
US3742315A (en) * 1971-10-18 1973-06-26 Matsushita Electronics Corp Schottky barrier type semiconductor device with improved backward breakdown voltage characteristic
US3958266A (en) * 1974-04-19 1976-05-18 Rca Corporation Deep depletion insulated gate field effect transistors
US4125854A (en) * 1976-12-02 1978-11-14 Mostek Corporation Symmetrical cell layout for static RAM

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1299468A (en) * 1969-08-21 1972-12-13 Tokyo Shibaura Electric Co Method of manufacturing a semiconductor device
GB1455840A (en) * 1973-01-05 1976-11-17 Westinghouse Electric Corp Semiconductor devices

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Publication number Publication date
DE2933694C2 (de) 1982-05-27
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GB2029097B (en) 1983-01-12
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SE7906085L (de) 1980-02-26

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