SE430837B - Integrerad krets - Google Patents

Integrerad krets

Info

Publication number
SE430837B
SE430837B SE7906085A SE7906085A SE430837B SE 430837 B SE430837 B SE 430837B SE 7906085 A SE7906085 A SE 7906085A SE 7906085 A SE7906085 A SE 7906085A SE 430837 B SE430837 B SE 430837B
Authority
SE
Sweden
Prior art keywords
layer
polycrystalline silicon
opening
epitaxial
integrated circuit
Prior art date
Application number
SE7906085A
Other languages
English (en)
Other versions
SE7906085L (sv
Inventor
A G F Dingwall
Original Assignee
Rca Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rca Corp filed Critical Rca Corp
Publication of SE7906085L publication Critical patent/SE7906085L/xx
Publication of SE430837B publication Critical patent/SE430837B/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4825—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body for devices consisting of semiconductor layers on insulating or semi-insulating substrates, e.g. silicon on sapphire devices, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

15 20 25 30 35 40 -7906-085-1 2 _ För det första är-det, om den försänkta kontakten är så ut- formad att den är större än det kontakterande polykristallina kis- let, risk för att man överetsar det polykristallina kiselskiktet och därefter etsar helt igenom det underliggande epitaxskiktet, varvid den existerande kretsvägen bryts. Detta problem existerar icke när försänkta kontakter bildas på konventionella kiselskivor, eftersom dessa är cirka 380 pm tjocka, under det att det epitaxi- ella kiselskikt, som vid SOS-tekniken bildas på ett safirsubstrat, endast är cirka 500 nm tjockt. Det är sålunda ingen risk att man etsar helt igenom en konventionell kiselskiva, medan en hög sanno- likhet föreligger för etsning igenom det tunna epitaxiella kisel- skiktet vid tillverkning av en integrerad SOS-krets. D gEtt annat problem som existerar vid framställning av försänk- ta kontakter hänför sig till det faktum att det är önskvärt att dopa det polykristallina kiselförbindningsskiktet för att göra det ledande under samma förfaringssteg under vilket de underliggande halvledarområdena dopas. Detta kan åstadkommas genom att joner' implanteras i det polykristallina kiselskiktet, vilka diffunderar gigenom det polykristallina kiselskiktet in i det underliggande epitaxskiktet, varigenom detta sålunda dopas. Vid ett sådant för- ' faríngssteg implanteras jonerna dock icke med tillräcklig energi för att de skall passera igenom styreoxidskiktet, eftersom detta skulle förhindra bildandet av kanalområden i MOS-transístorn. Följ- aktligen_kan öppningen för den försänkta kontakten icke göras mind- re än bredden av förbindningarna av polykristallint kisel (försum- mande av sidodiffusion), eftersom detta skulle förhindra det un- derliggande halvledarområdet från att bli dopat och skulle medföra ett dopat område endast där den försänkta kontakten förefinnes.
Den försänkta kontakten kan sålunda varken vara större eller mindre än-bredden av förbindningarna av polykristallint kisel.
För undvikande av de ovan beskrivna problemen har enligt upp- finningen en ny geometri angivits för den öppning, igenom vilken en försänkt kontakt framställs, varvid denna geometri säkerställer att tillförlitlig kontakt kan åstadkommas mellan en ledande för- bindning av polykristallint kisel och det underliggande epitaxiella kiselskiktet.
Det_för uppfinningen utmärkande framgår av den kännetecknandel delen av patentkravet 1.
Uppfinningen kommer att beskrivas närmare i det följande un- der hänvisning till bifogade ritningar, där fig. 1 visar en vy 10 15 20 25 30 35 40 3 7906085-1 uppifrån av en del av en integrerad krets innefattande en för- sänkt kontakt framställd i enlighet med uppfinningen, fig_2 visar ett tvärsnitt av den i fig. 1 visade delen av den integrerade kretsen längs linjen 2-2 i fig. 1, fig. 3 visar ett tvärsnitt av den i fig. 1 visade delen av den integrerade kretsen längs linjen 3-3 i fig. 1, fig. 4 visar ett tvärsnitt av den i fig. 1 visade delen av den integrerade kretsen längs linjen 4-4 i fig. 1, och fig. 5 och 6 visar vyer uppifrån av andra utföríngsformer av upp- finningen.
I fig. 1 visas en del av en integrerad krets 10, som är till- verkad med användning av SOS-teknik. På grund av det faktum att den speciella kretstillämpningen är oviktíg för föreliggande upp- finning och är välkänd inom litteraturen, visas icke den integre- rade kretsens 10 fullständiga uppbyggnad. Den integrerade kretsen 10 innefattar ett isolerande substrat 12, såsom ett safirsubstrat vid den föredragna utföringsformen av uppfinningen. Ett halvledarf skikt, såsom ett epitaxiellt kiselskikt 14, är epitaxiellt bildat på substratet 12 pâ något känt sätt och är definierat för åstad- kommande av elementen i den integrerade kretsen 10. Ovanpå det epitaxiella kiselskiktet 14 är ett isolerande styreoxidskikt 16 anbragt, vilket framgår av fig. 2-4. Skíktet 16 etsas upp för bil- dande av öppningar 20 för försänkta kontakter. Därefter bildas ovanpå oxidskiktet 16 ett ledande skikt 18 av polykristallint ki- sel, vilket skikt 18 inbegriper de försänkta kontakterna till ki- selskiktet 14. Syftet med det polykristallína kiselskiktet 18 är att bilda ledande vägar mellan skilda element hos den integrerade kretsen 10.
Den igenom oxidskiktet 16, för en försänkt kontakt bildade öppningen 20 måste ha en sådan geometri att en vy uppifrån icke helt avgränsas av linjer vinkelräta mot eller parallella med det definierade epitaxiella kiselskiktet 14 och de definierade för- bindningarna 18 av polykristallint kisel. Oppningen 20 måste så- lunda uppvisa nâgra linjer 22 som.är vinkelräta mot eller parallel- la med det definierade epitaxskiktet 14 och de definierade förbind- ningarna 18 av polykristallint kisel, men öppningen måste även innefatta linjer 24 som varken är vinkelräta mot eller parallella med det definierade epitaxskiktet 14 och de definierade förbind- ningarna 18 av polykristallint kisel. Fastän en oktagonal form är visad vid den föredragna utföringsformen av uppfinningen kan så- lunda andra former, såsom trianglar, cirklar, sexhörningar eller 10 15 20 25 30 35 40 4i7t9sßee.roes-í1 4 romboider utnyttjas inom uppfinníngens ram. Skälet för att använda en så utformad kontaktöppníng 20 är att därigenom lösa de ovan diskuterade problemen, såsom kommer att förklaras nedan.
Vid tillverkning av den integrerade kretsen 10 börjar man med att odla det epitaxíella kiselskiktet 14 på ytan av det isole- rande substratet 12. Det epitaxiella kiselskiktet T4 täcks däref- ter av ett fotoresistskikt, som definieras med användning av kon- ventionella fotolitografiska metoder. Det bildade fotoresistskik- tet utnyttjas såsom en etsmask för definiering av epítaxskiktet 14. I anslutning därtill odlas oxidskiktet 16 termiskt på epítax- skiktet 14. Kontaktöppningarna 20 definieras därefter och bildas genom ett fotolitografiskt steg som resulterar i avlägsning av delar av oxidskiktet T6 från ovansidan av epitaxskiktet 14. Ett polykristallint kiselskikt utfälls över hela ytan av anordningen och, vid den föredragna utföringsformen av uppfinningen, dopas därefter i en ugn för att bli N+-ledande. Det polykrístallina ki- selskíktet definieras därefter till de skilda förbindningarna så- som förbindningen 18 av polykristallint kisel.
Vid definieringen av förbindningen av polykristallint kisel utförs en etsning för avlägsning av icke önskade delar av det polykristallina kíselskiktet, vilka har utfällts ovanpå anordning- ens yta; Eftersom det etsmedel som avlägsnar polykristallint kisel även avlägsnar epítaxiellt kisel och eftersom det epitaxiella skiktet 14 är tämligen tunt och är blottlagt under det polykris- tallina kiselskiktet på varje plats där en kontaktöppning har bil- dats, är det sannolikt att det förefinnes områden, såsom områdena 26, visade i fig. T och 3, där kontaktöppningen 20 överlappar epi- taxskiktet l4. Sådana områden 26 kan helt avlägsnas under loppet av etsningen för definiering av förbindningen 18 av polykristal- lint kisel. Om däremot öppningen 20 vid detta ställe hade varit lstörre än bredden av det blottlagda epitaxskiktet 14, hade det varit risk för alstríng av ett tillstànd med bruten krets, varvid etsningen för definieríng av förbindningen 18 av polykristallint I kisel även skulle ha brutit förbindningen från delar av epitax- skiktet 14. Vid ett sådant fall skulle anordníngen icke fungera.
Såsom framgår av fig. 1-4 eliminerar uppfinningen risken för anordningar, som icke fungerar på grund av inriktníngsfel vid bil-D dandet av försänkta kontakter, genom säkerställníng att det icke kan uppkomma något tillstånd med bruten krets vid etsning igenom epitaxskíktet 14. Såsom visas i fig. 1, 3 och 4 förefinnes det 10 15 20 Z5~ 30 35 40 5 - 7906085-1 ett område 26 där öppningen 20 för den försänkta kontakten sträc- ker sig över kanten av det polykristallina kiselskiktet 18 till epitaxskiktet 14. Även om den del av epitaxskiktet 14, som befin- ner sig vid området 26, helt etsas bort, såsom visas i fig. 3, förefinnes det fortfarande opåverkade delar av epitaxskiktet 14, såsom framgår av fig. 4.
På motsvarande sätt, såsom framgår av fig. 1 och Z, elimine- rar föreliggande uppfinning de problem som annars skulle uppstå på grund av att kontaktöppningarna för de försänkta kontakterna är mindre än det anbragta epítaxskiktet eller icke inriktade vid fallet med ett inriktningsfel. Såsom framgår av fig. 2 avlägsnas en del av oxidskiktet 16 icke från epitaxskiktet 14, eftersom kon- taktöppningen 20 icke sträcker sig helt över epitaxskiktet 14.
Till följd därav kommer den del 28 av epitaxskiktet, som ligger under det återstående oxidskiktet 16, icke att bli korrekt dopad under jonimplanteringen i det polykristallina kiselskíktet 18 och de delar av epitaxskiktet 14, som icke är skyddade av oxidskiktet 16. Vid ett sådant fall kan ett MOS-element bildas som är "FRÅN" eller endast delvis "TILL", medförande extra resistans i lednings- vägen. Med hänsyn till kontaktöppningens 20 form (vy uppifrån), ' kommer bildandet av områden 28, som icke är korrekt dopade, icke att få någon menlig inverkan på anordningens funktion.
I fig. 5 visas en annan utföringsform 30 av föreliggande upp- finning. Vid utföringsformen 30 korsar en polykristallin kiselled-_ ning 32 (prickad) ett epitaxiellt skikt 34, som är bildat på ett isolerande substrat 36, såsom ett safirsubstrat. En sexsidig kon- taktöppning 38 för en försänkt kontakt är smalare än bredden av epitaxskiktet 34 i och för säkerställning att det polykristallina kiselskiktet 32 kontakterar epitaxskiktet 34 utan risk för bildan- de av nâgra diskontinuiteter mellan delarna 40 och 42 av epitax- skiktet 34 på ömse sidor av det polykristallina skiktet 32.
I fig. 6 visas en ytterligare utföringsform 44 av föreliggan- de uppfinning. Utföríngsformen 44 representerar en inverterarkrets som är bildad med användning av SOS-teknik på ett substrat 45. Ut- föringsformen 44 innefattar en N-kanal-transistor 46 och en P-ka- nal-transistor 48. Transistorerna 46, 48 har vardera en kollektor 50, 52 och en emitter 54, 56. Emittrarna 54, 56 är anslutna till spänningar Vbn respektive VSS via polykristallina ledningar 58,60.
Romboidformade försänkta kontaktöppningar 62 av den typ som be- skrivits under hänvisning till fig. 1-4 används förztt förbinda 10 15 20_ 25 7906085-1 6 de polykristallina kiselledningarna 58, 60 med respektive emitter S4, 56. Transistorernas kollektorer 50, 52 är förbundna med var- andra via en försânkt kontakt bildad igenom en långsträckt öppning 64, vilken förenar två i huvudsak diamantformade öppningar, vilka vardera möjliggör kontakt med en av kollektorerna 50, 52.
Inverteraren 44 är en CMOS-inverterare. När den polykristal- lina kiselledningen 66 dopas för att göra den ledande kommer det sålunda-att bildas en diod mellan den polykrístallína kiselled- ningen och en.av-kollektorerna 50, 52 eller alternativt kommer en diod att bildas inom själva den polykristallina ledningen 66. Man har funnit att förefintligheten av denna diod icke ofördelaktigt inverkar på inverterarens 44 funktion. Ett polykristallint kisel- styre 65 anbragt ovanpå ett P-kanalområde 67 av N-kanal-transis- torn 46 och ett N-kanalområde 69 av P-kanaltransístorn 48 tjänst- gör såsom ingång på inverteraren 44.
Det bör observeras, fastän formerna av de_försänkta kontakt- öppningarna har beskrivits såsom uppvisande minst en sida som var- ken är vinkelrät mot eller parallell med någon kant på den ledande halvledarförbindningen, som korsas av denna sida av öppningen, att en fackman omedelbart inser att det är möjligt att utnyttja godtyckligt små steg, som är parallella med och vinkelräta mot kanten på den ledande halvledarförbindningen, för approxímering av de här diskuterade formerna. Följaktligen är uttrycket "varken vinkelrät mot eller parallell med" avsett att inbegripa dylika trappstegsformer bestående av linjer vínkelräta mot och parallella med kanten på den ledande halvledarförbíndningen. A

Claims (3)

7906085-1 7 Patentkrav
1. Integrerad kretsstruktur (10; 30; RH) innefattande minst en halvledaranordning bildad i ett skikt (1H; 34; 50, 52, SH, 56) av halvledarmaterial på ett substrat (12; 36; H5) av isolerande material, varvid halvledaranordningen innefattar ett för kontakt- givning avsett område, vilket är direkt kontakterat av en dopad, le- dande halvledarförbindning (18; 32; 58, 80, 66), som sträcker sig igenom en öppning (20; 38; 62, 64) bildad i ett isolerande skikt ovanpå nämnda skikt av halvledarmaterial, k ä n n e t e c k n a d av att nämnda öppning (20; 38; 62, Li) är så utformad att den uppifrån betraktad har minst en kant, som varken är vinkelrät mot eller paral- lell med åtminstone en kant på nämnda halvledarförbindning (18; 32; 58, 60, 66) betraktad uppifrån, vilken halvledarförbindning åtmin- stone delvis korsas av öppningens nämnda kant.
2. Kretsstruktur (44) enligt kravet 1, k ä n n e t e c k n a d av att öppningen (62) är romboidformad.
3. Kretsstruktur (10) enligt kravet 1, k ä n n e t e c k n a d av att öppningen (20) har en oktagonal form. H. Kretsstruktur (30) enligt kravet 1, k ä n n e t e c k n a d av att öppningen (38) har en hexagonaï-form. Ü
SE7906085A 1978-08-25 1979-07-12 Integrerad krets SE430837B (sv)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/936,779 US4196443A (en) 1978-08-25 1978-08-25 Buried contact configuration for CMOS/SOS integrated circuits

Publications (2)

Publication Number Publication Date
SE7906085L SE7906085L (sv) 1980-02-26
SE430837B true SE430837B (sv) 1983-12-12

Family

ID=25469067

Family Applications (1)

Application Number Title Priority Date Filing Date
SE7906085A SE430837B (sv) 1978-08-25 1979-07-12 Integrerad krets

Country Status (9)

Country Link
US (1) US4196443A (sv)
JP (1) JPS603780B2 (sv)
DE (1) DE2933694C2 (sv)
FR (1) FR2434485B1 (sv)
GB (1) GB2029097B (sv)
IN (1) IN150616B (sv)
IT (1) IT1122678B (sv)
SE (1) SE430837B (sv)
YU (1) YU41875B (sv)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4289834A (en) * 1977-10-20 1981-09-15 Ibm Corporation Dense dry etched multi-level metallurgy with non-overlapped vias
US4724530A (en) * 1978-10-03 1988-02-09 Rca Corporation Five transistor CMOS memory cell including diodes
JPS5721838A (en) * 1980-07-15 1982-02-04 Toshiba Corp Semiconductor device
US4370669A (en) * 1980-07-16 1983-01-25 General Motors Corporation Reduced source capacitance ring-shaped IGFET load transistor in mesa-type integrated circuit
JPS57112027A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
US4373254A (en) * 1981-04-06 1983-02-15 Rca Corporation Method of fabricating buried contacts
US4353159A (en) * 1981-05-11 1982-10-12 Rca Corporation Method of forming self-aligned contact in semiconductor devices
US4463273A (en) * 1981-10-26 1984-07-31 Rca Corporation Electronic circuits and structures employing enhancement and depletion type IGFETs
US4673965A (en) * 1983-02-22 1987-06-16 General Motors Corporation Uses for buried contacts in integrated circuits
US4547959A (en) * 1983-02-22 1985-10-22 General Motors Corporation Uses for buried contacts in integrated circuits
GB2140203B (en) * 1983-03-15 1987-01-14 Canon Kk Thin film transistor with wiring layer continuous with the source and drain
US4512073A (en) * 1984-02-23 1985-04-23 Rca Corporation Method of forming self-aligned contact openings
JPS61166486A (ja) * 1985-01-17 1986-07-28 株式会社日立ビルシステムサービス エレベ−タ−の乗りかご
JPH03154341A (ja) * 1989-11-10 1991-07-02 Toshiba Corp 半導体装置
US5412239A (en) * 1993-05-14 1995-05-02 Siliconix Incorporated Contact geometry for improved lateral MOSFET
ES1024282Y (es) * 1993-05-20 1994-04-01 Rotoquim S L Maquina centrifugadora perfeccionada.
KR100276387B1 (ko) * 1998-01-08 2000-12-15 윤종용 반도체 장치의 자기정렬 콘택 형성 방법
US6166441A (en) * 1998-11-12 2000-12-26 Intel Corporation Method of forming a via overlap
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
US6740942B2 (en) 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6897535B2 (en) * 2002-05-14 2005-05-24 Hrl Laboratories, Llc Integrated circuit with reverse engineering protection
US7049667B2 (en) * 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6979606B2 (en) * 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
WO2004055868A2 (en) 2002-12-13 2004-07-01 Hrl Laboratories, Llc Integrated circuit modification using well implants
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
KR101371087B1 (ko) * 2011-06-29 2014-03-07 이형구 가압 또는 감압용기의 도어 자동실링장치
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4844830B1 (sv) * 1969-08-21 1973-12-27 Tokyo Shibaura Electric Co
US3837935A (en) * 1971-05-28 1974-09-24 Fujitsu Ltd Semiconductor devices and method of manufacturing the same
US3742315A (en) * 1971-10-18 1973-06-26 Matsushita Electronics Corp Schottky barrier type semiconductor device with improved backward breakdown voltage characteristic
CA1010158A (en) * 1973-01-05 1977-05-10 Westinghouse Electric Corporation Epitaxially grown silicon layers with relatively long minority carrier lifetimes
US3958266A (en) * 1974-04-19 1976-05-18 Rca Corporation Deep depletion insulated gate field effect transistors
US4125854A (en) * 1976-12-02 1978-11-14 Mostek Corporation Symmetrical cell layout for static RAM

Also Published As

Publication number Publication date
GB2029097B (en) 1983-01-12
FR2434485A1 (fr) 1980-03-21
JPS5530894A (en) 1980-03-04
DE2933694A1 (de) 1980-03-06
IT1122678B (it) 1986-04-23
FR2434485B1 (fr) 1985-07-19
IT7924855A0 (it) 1979-08-01
DE2933694C2 (de) 1982-05-27
SE7906085L (sv) 1980-02-26
GB2029097A (en) 1980-03-12
YU41875B (en) 1988-02-29
YU192179A (en) 1982-06-30
US4196443A (en) 1980-04-01
JPS603780B2 (ja) 1985-01-30
IN150616B (sv) 1982-11-13

Similar Documents

Publication Publication Date Title
SE430837B (sv) Integrerad krets
TWI585982B (zh) 集成於垂直閘極鰭式場效二極體之靜電放電及被動結構
US4379305A (en) Mesh gate V-MOS power FET
KR910006699B1 (ko) 반도체 장치
EP0159179A2 (en) Improved bipolar transistor construction
EP0087472B1 (en) Process for making electrical contact to semiconductor substrate regions
EP0293979A2 (en) Zero bird-beak oxide isolation scheme for integrated circuits
KR100582374B1 (ko) 고전압 트랜지스터 및 그 제조 방법
JP2000091571A (ja) 半導体装置
KR19980053145A (ko) 반도체 소자의 제조 방법
JP3307481B2 (ja) 半導体装置
KR100192973B1 (ko) 경사진 게이트 산화막을 갖는 전력용 모스 소자및그제조방법
JP2817226B2 (ja) 半導体装置の製造方法
JPH0227737A (ja) 半導体装置の製造方法
JP2003258049A (ja) 半導体装置の製造方法
US5786222A (en) Method of manufacturing high performance bipolar transistors in a BiCMOS process
JP2759624B2 (ja) 半導体素子の構造及びその製造方法
JP5562628B2 (ja) 半導体装置の製造方法
KR100239455B1 (ko) 반도체 소자의 제조 방법
JPS61231764A (ja) 半導体装置
JPH01241163A (ja) 半導体装置とその製造方法
JPS6113383B2 (sv)
JPH0379030A (ja) 半導体装置
JPS61176147A (ja) 半導体装置の製造方法
JPS62140462A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 7906085-1

Format of ref document f/p: F

NUG Patent has lapsed

Ref document number: 7906085-1

Format of ref document f/p: F