JPH03154341A - 半導体装置 - Google Patents

半導体装置

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JPH03154341A
JPH03154341A JP1293490A JP29349089A JPH03154341A JP H03154341 A JPH03154341 A JP H03154341A JP 1293490 A JP1293490 A JP 1293490A JP 29349089 A JP29349089 A JP 29349089A JP H03154341 A JPH03154341 A JP H03154341A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） 本発明は配線パターンを改善した半導体装置に関するも
ので、特にコンタクトホール、スルーホール等の接続孔
と配線との合せ余裕のルール決定に使用されるものであ
る。
（従来の技術） 従来、コンタクトホール、スルーホール等の接続孔と配
線との合せ余裕は、四方の全てが孔の周囲から等距離と
なるように設けられていた。これは、フォトリソグラフ
ィ時の合せ誤差があらゆる方向にランダムに生じるため
である。よって、その合せ誤差が零の場合には、第３図
（ａ）及び（ｂ）に示すように、アラウンド幅（配線の
合せ令裕部Ｈをいう。以下同じ。）は四方の全てが等幅
となる。ここで、１．１は接続孔、１２は配線層、１３
は層間絶縁膜をそれぞれ示している。
ところで、同図に示すように、接続孔１１上の配線層１
２は、くびれ部分Ｓが生じたものとなっている。よって
、接続孔１１を介して電流１１〜ｉ４が流れた場合、く
びれ部分Ｓでの抵抗が大きくなる。このため、接続孔１
１近辺の配線抵抗（以下「接続孔抵抗」という。）は、
第４図に示すような等価回路に置き換えられる。そして
、接続孔１１と配線１２とのパターンの合せ誤差が零の
時は、配線引出し側の電流路が十分となるように設計し
であるため、接続孔抵抗は問題とならない。
しかしながら、実際にはパターンの合せ誤差αがあるた
め、接続孔１１と配線層１２とは様々なズレを生じる。
第５図（ａ）乃至（ｃ）は、接続孔ＩＩと配線層１２と
の合せズレの３態様を示すものである。以下、同図並び
に前記第３図及び第４図を参照しながらその態様につい
て説明する。
第５図（ａ）は、接続孔１１が配線引出し側に対して反
対側ヘズした場合を示している。この場合には、アラウ
ンド幅Ｂ１が狭くなり抵抗Ｒ１、Ｒ，−の増大が問題と
なるが、この場合に影響を受ける電流ｉ、の全体に占め
る割合は少ない。また、アラウンド幅Ｂ２が広くなりＲ
２及びＲ２が減少する方向であるから全体としての接続
孔抵抗値の変化はほとんどないと考えてよい。
同図（ｂ）は、接続孔１１が配線引出し側に対して垂直
側ヘズした場合を示している。この場合には、アラウン
ド幅Ｃ３が狭くなり、アラウンド幅Ｃ２が広くなるため
、抵抗（Ｒ２＋Ｒ１）と抵抗（Ｒｚ　”　＋　Ｒｑ　−
）とが相補的に増減する。よって、接続孔抵抗値への影
響は、全体として少ない。
同図（ｃ）は、接続孔１１が配線引出し側ヘズした場合
を示している。この場合には、アラウンド幅Ｂ２が狭く
なるため、実効的な電流路が狭くなり、接続孔抵抗の増
大が問題となる。即ち、電流は、抵抗ｒｌ、Ｒ２及びＲ
２−の全てを通って流れているが、構造上高抵抗となる
抵抗「１を流れる電流ｉ、よりは、抵抗Ｒ２、Ｒ２°を
流れる電流１２．１２　″が支配的となる。また、電流
Ｉ２及びＩ２°は、抵抗「２〜ｒ１等を介して流れてい
るため、その流路抵抗は大きなものとなる。
よって、この場合は、合せズレの影響を直接受け、接続
孔抵抗値は大きくなる。なお、この場合における合せズ
レ量（μｍ）と接続孔抵抗値（合せズレ量が零時の抵抗
との相対値）との関係を第６図の曲線ｌに示す。
（発明が解決しようとする課題） このように、従来は、パターンの合せ誤差αがあらゆる
方向へランダムに生じており、接続孔が配線引出し側ヘ
ズした場合にはその合せズレの影響を直接受け、接続孔
抵抗値が大きくなるという欠点があった。
よって、本発明は、コンタクトホール、スルーホール等
の接続孔と配線層との合せズレが生じた場合でも接続孔
抵抗値が増大しないような半導体装置を提供することを
目的とする。
［発明の構成］ （３題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、半
導体基板と、この半導体基板上に形成される配線の接続
孔と、この接続孔上に形成され、かつ、その配線引出し
側における前記接続孔との合せ余裕が、パターンの合せ
ズレを補償するために必要な所定幅だけ、所定の合せ余
裕より広く設けられる配線層とを有している。
また、前記配線引出し側における前記接続孔との合せ余
裕は、前記配線引出し測量外における前記接続孔との合
せ余裕より広く設けられている。
（作　用） このような構成によれば、接続孔が配線引出し側ヘズし
た場合にも、あらかじめ前記配線引出し側における前記
接続孔との合せ余裕が、パターンの合せズレを補償する
のに必要な・所定幅だけ、所定の合せ余裕より広く設け
られている。このため、合せズレが発生しても必要なア
ラウンド幅は確保でき、接続孔抵抗値の変化が問題とな
ることもない。
（実施例） 以下、図面を参照しながら本発明の一実施例に係わる半
導体装置について詳細に説明する。なお、この説明にお
いて、全図にわたり共通部分には共通の参照符号を用い
ることで重複説明を避けることにする。
第１図は本発明の第１の実施例に係わる半導体装置のパ
ターン形状を示している。ここで、２１は半導体基板、
２２は接続孔、２３は配線層、Ａは配線幅、Ｂ及びＣは
アラウンド幅をそれぞれ示している。
半導体基板２１上には、コンタクトホール、スルーホー
ル等の接続孔２２が形成されている。接続孔２２上には
配線層２３が形成されている。配線層２３は、その配線
引出し側における接続孔２２との合せ余裕が、パターン
の合せズレを補償するために必要な所定幅だけ、所定の
合せ余裕（パターンの合せ誤差が零の時、配線引出し側
の電流路が十分となるような合せ余裕をいう。以下同じ
。）より広く設けられている。また、前記配線引出し側
以外における前記接続孔との合せ余裕は、パターンが大
きくならない程度に必要な所定幅だけ設けられている。
具体的には、配線引出し側における接続孔２２との合せ
余裕は、接続孔２２と配線層２３とのＸターンの合せ精
度骨だけ所定の合せ余裕より広く設けられている。
例えば、必要なパターンの合せ精度が３σ（σは正規分
布における分散）で０．５μｍ程度の場合は、最小１．
０μｍ程度のアラウンド幅Ｂを確保するためには、配線
引出し側の合せ余裕の設計幅を約１゜５μｍにすればよ
い。この場合、パターンの合せズレが零のときはアラウ
ンド幅Ｂは、実質的に合せ余裕の設計幅どうり約１．５
μｍとなり、また、パターンの合せズレが０．５μｍ程
度あったときでもアラウンド幅Ｂは約１．０μｍを確保
できる。
また、配線引出し側以外の合せ余裕の設計幅は、例えば
最小０．２μｍ程度のアラウンド幅Ｃを得るように約０
．７μｍとする。なぜなら、配線引出し側の合せ余裕の
設計幅と同じにすると、接続孔２２部における配線層２
３のパターンが大きくなり、集積度が低下するからであ
る。よって、配線引出し側以外の合せ余裕の設計幅は、
パターンが大きくならない程度に必要な所定幅だけ設け
ればよい。ここで、配線幅Ａは約２μｍ１接続孔２２の
寸法は約３．ＯＸ３．０μｍとしている。
このような構成によれば、接続孔２２が配線引出し側ヘ
ズしたときにも、あらかじめ配線引出し側の合せ余裕を
その合せズレに対応できる所定幅だけ、所定の合せ余裕
より広く設けている。このため、接続孔２２が配線引出
し側ヘズしても必要なアラウンド幅Ｂは確保でき、接続
孔抵抗値を変化させることはない。
ところで、前記実施例について、配線引出し側の合せ余
裕の設計幅を約１．５μｍ１配線引出し側以外の合せ余
裕の設計幅を約０．７μｍに設定して接続孔２２上に配
線層２３を形成したときの接続孔抵抗値を調べてみた。
その結果、第６図の曲線Ｈに示すように、配線引出し側
への接続孔２２の合せズレ量が１．０μｍの範囲（アラ
ウンド幅Ｂが０．５〜１．５μｍの範囲）では、接続孔
抵抗値の変化は認められなかった。
また、本発明を４５００素子のバイポーラＬＳＩ（ＡＤ
コンバパー）に適用したところ、集積度の低下は認めら
れなかった。
第２図は本発明の第２の実施例に係わる半導体装置のパ
ターン形状を示している。
半導体基板２１上には、コンタクトホール、スルーホー
ル等の接続孔２２が形成されている。接続孔２２上には
配線層２３が形成されている。この配線層２３は、配線
延長部Ｐとコンタクト部Ｑとが鈍角（π／２くθくπ）
となるように接続されている。
なお、配線延長部Ｐとコンタクト部Ｑとが直角に接続さ
れている場合は前記第１の実施例となる。
そして、その配線引出し側（アラウンド幅Ｂ方向）にお
ける接続孔２２との合せ余裕は、パターンの合せズレを
補償するのに必要な所定幅だけ、所定の合せ余裕より広
く設けられている。
例えば、必要なパターンの合せ精度が３σ（σは正規分
布における分散）で０．５μｍ程度の場合は、最小１．
０μｍ程度のアラウンド幅Ｂを確保するためには、配線
引出し側（アラウンド幅Ｂ方向）の合せ余裕の設計幅を
約１．５μｍにすればよい。また、配線引出し側以外の
合せ余裕の設：１゛幅は、最小０．２μｍ程度のアラウ
ンド幅Ｃを得るように、約０．７μｍとする。
このような構成では、接続孔２２が配線引出し側（配線
の延長方向）ヘズした場合に、アラウンド幅Ｂはその合
せズレ量のｓｉｎθ（θ−３π／４のときは１／Ｊ２）
倍に減少する。
しかし、あらかじめ配線引出し側（アラウンド幅Ｂ方向
）の合せ余裕をその合せズレに対応できる所定幅だけ、
所定の合せ余裕より広く設けている。
よって、接続孔２２が配線引出し側（配線の延長方向）
ヘズしても必要なアラウンド幅Ｂは確保でき、接続孔抵
抗値が変化することもない。
［発明の効果］ 以上、説明したように、本発明の半導体装置によれば、
次のような効果を奏する。
接続孔が配線引出し側ヘズした場合にも、あらかじめ前
記配線引出し側における前記接続孔との合せ余裕が、パ
ターンの合せズレを補償するのに必要な所定幅、例えば
３σだけ所定の合せ余裕より広く設けられている。この
ため、合せズレが発生しても必要なアラウンド幅は確保
でき、接続孔抵抗値の変化が問題となることもない。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係わる半導体装置を示
す平面パターン図、第２図は本発明の第２の実施例に係
わる半導体装置を示す平面パターン図、第３図（ａ）は
従来の半導体装置を示す平面パターン図、第３図（ｂ）
は同図（ａ）のＰ−Ｐ−線に沿う断面図、第４図はコン
タクトホール、スルーホール等の接続孔近辺における配
線の配線抵抗の等価回路図、第５図は接続孔と配線との
合せズレの態様を示す平面パターン図、第６図は従来及
び本発明の半導体装置について、合せズレ量と接続孔抵
抗値の関係を示す図である。 ２１・・・半導体基板、２２・・・接続孔、２３・・・
配線層、Ａ・・・配線幅、Ｂ、Ｃ・・・アラウンド幅、
Ｐ・・・配線延長部、Ｑ・−・コンタクト部。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板と、この半導体基板上に形成される配
    線の接続孔と、この接続孔上に形成され、かつ、その配
    線引出し側における前記接続孔との合せ余裕が、パター
    ンの合せズレを補償するために必要な所定幅だけ、所定
    の合せ余裕より広く設けられる配線層とを具備すること
    を特徴とする半導体装置。
  2. （２）前記配線引出し側における前記接続孔との合せ余
    裕は、前記配線引出し側以外における前記接続孔との合
    せ余裕より広く設けられていることを特徴とする請求項
    １記載の半導体装置。
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Application Number Priority Date Filing Date Title
JP1293490A JPH03154341A (ja) 1989-11-10 1989-11-10 半導体装置
US07/609,601 US5126819A (en) 1989-11-10 1990-11-06 Wiring pattern of semiconductor integrated circuit device
EP95117510A EP0702407B1 (en) 1989-11-10 1990-11-07 Wiring pattern of semiconductor integrated circuit device
EP90121295A EP0427226B1 (en) 1989-11-10 1990-11-07 Method of forming a wiring pattern of a semiconductor integrated circuit device
KR1019900017927A KR930010077B1 (ko) 1989-11-10 1990-11-07 반도체장치
DE69034215T DE69034215T2 (de) 1989-11-10 1990-11-07 Leitermuster einer integrierten Halbleiterschaltungsanordnung
DE69033802T DE69033802T2 (de) 1989-11-10 1990-11-07 Verfahren zur Herstellung eines Leitermusters einer integrierten Schaltungshalbleiteranordnung
US08/077,946 US5411916A (en) 1989-11-10 1993-06-18 Method for patterning wirings of semiconductor integrated circuit device
US08/375,690 US5523627A (en) 1989-11-10 1995-01-20 Wiring pattern of semiconductor integrated circuit device
US09/090,401 USRE37059E1 (en) 1989-11-10 1998-06-04 Wiring pattern of semiconductor integrated circuit device

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267660A (ja) * 2009-05-12 2010-11-25 Panasonic Corp 半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3801331C2 (de) * 1988-01-19 1999-04-08 Gefinex Gmbh Zielscheibe zum Bogenschießen
JPH03154341A (ja) * 1989-11-10 1991-07-02 Toshiba Corp 半導体装置
EP0480580A3 (en) * 1990-09-10 1992-09-02 Canon Kabushiki Kaisha Electrode structure of semiconductor device and method for manufacturing the same
US5539156A (en) * 1994-11-16 1996-07-23 International Business Machines Corporation Non-annular lands
US5506450A (en) * 1995-05-04 1996-04-09 Motorola, Inc. Semiconductor device with improved electromigration resistance and method for making the same
KR100215847B1 (ko) * 1996-05-16 1999-08-16 구본준 반도체 장치의 금속 배선 및 그의 형성 방법
US6081035A (en) * 1996-10-24 2000-06-27 Tessera, Inc. Microelectronic bond ribbon design
DE19743264C2 (de) * 1997-09-30 2002-01-17 Infineon Technologies Ag Verfahren zur Herstellung einer Emulationsschaltkreisanordnung sowie Emulationsschaltkreisanordnung mit zwei integrierten Schaltkreisen
US6103623A (en) * 1998-10-05 2000-08-15 Vanguard International Semiconductor Corporation Method for fabricating a tungsten plug structure and an overlying interconnect metal structure without a tungsten etch back or CMP procedure
US7183653B2 (en) * 2003-12-17 2007-02-27 Intel Corporation Via including multiple electrical paths
US8089160B2 (en) * 2007-12-12 2012-01-03 International Business Machines Corporation IC interconnect for high current

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0166344A2 (en) * 1984-06-29 1986-01-02 International Business Machines Corporation Means for alleviating emitter contact stress in bipolar transistors

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4196443A (en) * 1978-08-25 1980-04-01 Rca Corporation Buried contact configuration for CMOS/SOS integrated circuits
US4381215A (en) * 1980-05-27 1983-04-26 Burroughs Corporation Method of fabricating a misaligned, composite electrical contact on a semiconductor substrate
JPS57112027A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
JPS57201171A (en) * 1981-06-02 1982-12-09 Meinan Mach Works Inc Polishing device
JPS5914649A (ja) * 1982-07-16 1984-01-25 Nec Corp 半導体装置
JPS59169150A (ja) * 1983-03-16 1984-09-25 Hitachi Ltd 多層配線構造
JPS60208845A (ja) * 1984-04-02 1985-10-21 Oki Electric Ind Co Ltd 半導体装置の配線形成法
JPS59188149A (ja) * 1984-04-02 1984-10-25 Hitachi Ltd 半導体装置
JPS61131469A (ja) * 1984-11-29 1986-06-19 Fujitsu Ltd 半導体装置の製造方法
JPS61194848A (ja) * 1985-02-25 1986-08-29 Hitachi Ltd 半導体装置
JPS60242643A (ja) * 1985-03-22 1985-12-02 Hitachi Ltd 電子部品の配線
JPS6378554A (ja) * 1986-09-20 1988-04-08 Mitsubishi Electric Corp 半導体装置
US4812419A (en) * 1987-04-30 1989-03-14 Hewlett-Packard Company Via connection with thin resistivity layer
JPS63292672A (ja) * 1987-05-26 1988-11-29 Nec Corp 半導体装置
JPH01191914A (ja) * 1988-01-27 1989-08-02 Toshiba Corp コンピュータシステム
JPH01191195A (ja) * 1988-01-27 1989-08-01 Toshiba Corp 表示システム
JPH01305531A (ja) * 1988-06-03 1989-12-08 Nec Corp 改良されたボンディングパッドを有する半導体装置
JPH0277090A (ja) * 1988-09-13 1990-03-16 Toshiba Corp 表示構成設定方式
JPH0379059A (ja) * 1989-08-22 1991-04-04 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH03154341A (ja) * 1989-11-10 1991-07-02 Toshiba Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0166344A2 (en) * 1984-06-29 1986-01-02 International Business Machines Corporation Means for alleviating emitter contact stress in bipolar transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267660A (ja) * 2009-05-12 2010-11-25 Panasonic Corp 半導体装置

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