JPS61194848A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61194848A JPS61194848A JP3435285A JP3435285A JPS61194848A JP S61194848 A JPS61194848 A JP S61194848A JP 3435285 A JP3435285 A JP 3435285A JP 3435285 A JP3435285 A JP 3435285A JP S61194848 A JPS61194848 A JP S61194848A
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- JP
- Japan
- Prior art keywords
- unit
- hole
- wiring
- analog
- circuit
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野］
本発明は多層配線構造’に！する半導体装置釦関し、特
にアナログ・デジタル混在型の半導体集積回路装置（ｌ
ｃ、ＬｓＩ）忙関する。
にアナログ・デジタル混在型の半導体集積回路装置（ｌ
ｃ、ＬｓＩ）忙関する。
し背景技術〕
近年、第５図に概略平面図で示すよ５Ｋ、一つの半導体
チップｌにアナログ動作する回路Ａ、デジタル動作する
回路りの２檀類のエリアを有する半導体装置の開発が本
願出願人にエリ進められて（・る。
チップｌにアナログ動作する回路Ａ、デジタル動作する
回路りの２檀類のエリアを有する半導体装置の開発が本
願出願人にエリ進められて（・る。
この様な半導体装置は入力がアナログ、内部信号処理が
デジタル、出力がアナログといり様忙構成され、デジタ
ル部のノイズに強℃・ことを積極的忙利用し装置全体の
耐ノイズａを強化して〜・る。
デジタル、出力がアナログといり様忙構成され、デジタ
ル部のノイズに強℃・ことを積極的忙利用し装置全体の
耐ノイズａを強化して〜・る。
本発明者らは、この半導体装置を開発していく上で下記
の事項に気付（・た。
の事項に気付（・た。
すなわち、各エリアで要求される第１層配線と’＠２層
配線をスルーホールを介して接触させた時の抵抗（スル
ーホール抵抗）Ｋ対する要求レベルが大幅に異なって℃
・ることが検討の結果明らかとなった。
配線をスルーホールを介して接触させた時の抵抗（スル
ーホール抵抗）Ｋ対する要求レベルが大幅に異なって℃
・ることが検討の結果明らかとなった。
たとえばデジタル動作するＩＩＬ（圧入集積論理）回路
では、数１００Ｎ、数にΩ、ＭＯＳ（金属酸化膜半導体
）回路では数１０に０８度以下の配線抵抗レベルが要求
される。これに対し、アナログ動作するリニア回路たと
えば、８ｇ６図に示すように２つのトランジスタＱ、、
Ｑｔが相補的に結紐された遅動アンプでは、比較的大き
い電流で駆動され、他のトランジスタＱ、への一つの接
続点Ｐで大きい抵抗Ｒが存在すると電圧降下してバラン
スがくずれ、回路の特性が大きく変動する。
では、数１００Ｎ、数にΩ、ＭＯＳ（金属酸化膜半導体
）回路では数１０に０８度以下の配線抵抗レベルが要求
される。これに対し、アナログ動作するリニア回路たと
えば、８ｇ６図に示すように２つのトランジスタＱ、、
Ｑｔが相補的に結紐された遅動アンプでは、比較的大き
い電流で駆動され、他のトランジスタＱ、への一つの接
続点Ｐで大きい抵抗Ｒが存在すると電圧降下してバラン
スがくずれ、回路の特性が大きく変動する。
そのため、少なくとも上記接続点Ｐでの配線抵抗レベル
は数Ω以下であることが要ｙＩＣされる。
は数Ω以下であることが要ｙＩＣされる。
このようなアナログ・デジタル混在半導体装置のチップ
縮小化、高密度化、高集積化に伴い、それぞれの回路を
結線する配朦構遺も、単層から２層、３層と多層構造化
する傾向にあり、その際に配線抵抗の隘路となる部分は
上層と下層との配線間接続部である。この配線間の接続
は上下配縁層間の絶縁膜にあけた透孔（スルーホール）
１通して行っており、（工業調量会発行、電子材料１９
８２年３月、Ｐ３６−Ｐ４４）この透孔の断面積が配線
抵抗の許容値に最も深く係わるものである、 しかるに従来にお℃・では、論理回路部とＩＪ ニア回
路部とで透孔の径を特に区別して（・な（・。このため
、一部の配線接続部で抵抗増大し、このことによる動作
、特性のばらつきを生じろと℃・う問題があった。
縮小化、高密度化、高集積化に伴い、それぞれの回路を
結線する配朦構遺も、単層から２層、３層と多層構造化
する傾向にあり、その際に配線抵抗の隘路となる部分は
上層と下層との配線間接続部である。この配線間の接続
は上下配縁層間の絶縁膜にあけた透孔（スルーホール）
１通して行っており、（工業調量会発行、電子材料１９
８２年３月、Ｐ３６−Ｐ４４）この透孔の断面積が配線
抵抗の許容値に最も深く係わるものである、 しかるに従来にお℃・では、論理回路部とＩＪ ニア回
路部とで透孔の径を特に区別して（・な（・。このため
、一部の配線接続部で抵抗増大し、このことによる動作
、特性のばらつきを生じろと℃・う問題があった。
し発明の目的〕
本発明は上記した問題を克服するためになされたもので
あり、その目的は半導体装置において、チップ面積の縮
小化ン確保するとともに、回路動作のばらつきをなくし
、特性の安定化を図ることにある。
あり、その目的は半導体装置において、チップ面積の縮
小化ン確保するとともに、回路動作のばらつきをなくし
、特性の安定化を図ることにある。
し発明の概要〕
本願にお℃・て開示される発明のうち、代表的なものの
概要を簡単に説明すれば下記のとおりである。
概要を簡単に説明すれば下記のとおりである。
すなわち、一つの半導体基体１にアナログ動作する回路
とデジタル動作する回路とを有し、それぞれの回路にお
ける配線は多層構造になっている半導体装置であって、
上記多ｊ−構遺の配線は上下配ｍ層間に介在するＭ機又
は無機の絶縁膜にあけられた透孔な通して接続され、ア
ナログ動作する回路の上記透孔の径はデジタル動作する
回路の上記透孔の径よりも太き（形成され一部［＋、・
ることにより、デジタル回路ではチップ面積の縮小化に
寄与する一方、アナログ回路では配線抵抗を低減に薔与
し、前記発明の目的を達成できる。
とデジタル動作する回路とを有し、それぞれの回路にお
ける配線は多層構造になっている半導体装置であって、
上記多ｊ−構遺の配線は上下配ｍ層間に介在するＭ機又
は無機の絶縁膜にあけられた透孔な通して接続され、ア
ナログ動作する回路の上記透孔の径はデジタル動作する
回路の上記透孔の径よりも太き（形成され一部［＋、・
ることにより、デジタル回路ではチップ面積の縮小化に
寄与する一方、アナログ回路では配線抵抗を低減に薔与
し、前記発明の目的を達成できる。
Ｌ実施例〕
第１図乃至＠３図は本発明の一実施例を示すものである
。
。
第１図はバイポーラＣＭＯ８ＩＣの一部拡大平面図であ
って、アナログ動作するリニア部Ａと、デジタル動作す
るＭ２Ｓ部りとの各素子の形態を示して℃・る。
って、アナログ動作するリニア部Ａと、デジタル動作す
るＭ２Ｓ部りとの各素子の形態を示して℃・る。
１は半導体チップ、２はリニア部のトランジスタ領域、
３はロジック部のＭＯＳＦＥＴを示し、点線で囲む部分
はトランジスタルｎ接合をつくるための５散領域を示す
。
３はロジック部のＭＯＳＦＥＴを示し、点線で囲む部分
はトランジスタルｎ接合をつくるための５散領域を示す
。
第２図はリニア部のｎｐｎトランジスタ２のＸ、−Ｘ、
祝断面図であり、第３図はロジック部のＭＯＳＦＥＴ３
のＸｔ Ｘ２視断面図である。
祝断面図であり、第３図はロジック部のＭＯＳＦＥＴ３
のＸｔ Ｘ２視断面図である。
第１図、第２図においては、ｎｐｎ トランジスタ２の
ベースＡＪ電極（配線）、５は同エミッタＡＩ電極、６
は同コレクタＡＩ電極であり、これらは第２図に示すよ
うに第１層ＡＩ配線を構成する。７は第２層ＡＡ配’Ｍ
４ （＠ Ｗ＋ ＝１０１１ ｍ ）であって、層間ｌ
ＩＡ縁膜８のスルーホール９を通じ℃第１層ＡＩ配線で
あるコレクタＡＪｔｆｆ１６に接続される。
ベースＡＪ電極（配線）、５は同エミッタＡＩ電極、６
は同コレクタＡＩ電極であり、これらは第２図に示すよ
うに第１層ＡＩ配線を構成する。７は第２層ＡＡ配’Ｍ
４ （＠ Ｗ＋ ＝１０１１ ｍ ）であって、層間ｌ
ＩＡ縁膜８のスルーホール９を通じ℃第１層ＡＩ配線で
あるコレクタＡＪｔｆｆ１６に接続される。
上記眉間絶縁層は本出願人等によって開発された高耐熱
性のポリイミド系高分子樹脂、たとえば芳香族ジアミン
と芳香族テトラカルボン虐二無水物とを反応して得られ
る重合物からなるポリイミド系樹脂が使われる。
性のポリイミド系高分子樹脂、たとえば芳香族ジアミン
と芳香族テトラカルボン虐二無水物とを反応して得られ
る重合物からなるポリイミド系樹脂が使われる。
上記スルーホール９はホトレジスト・マスク等を用（・
、ヒドラジン−ヒトラード・エチレンアミン等ヲエッチ
液としてホトエッチし、最小寸法ｄ。
、ヒドラジン−ヒトラード・エチレンアミン等ヲエッチ
液としてホトエッチし、最小寸法ｄ。
をたとえば１０μｍ〜２０μｍの径を有する。
第１図、第３図におい℃、１１はｐチャネルＭＯＳＦＥ
Ｔ３のソースＡｃｔ他、１２は同ドレインＡｌｔ極であ
り、これらは第１層Ａｌ配線を構成する。１３は絶縁ゲ
ートとなるボＩＪ Ｓ ｉゲート電極（ボＩＪ Ｓ ｉ
配線、抵抗）である。１４は絹２層Ａｌ配線（幅Ｗｔ−
７μｍ）であって、ポリイミド系樹脂よりなる層間絶縁
膜８のスルーホール１５を通じて第１層Ａｌ配線である
ドレインＡｌ電極１２に接続する〇 上記スルーホール１５は最小寸法ｄ、なたとえば７〜１
５μｍ径とする。
Ｔ３のソースＡｃｔ他、１２は同ドレインＡｌｔ極であ
り、これらは第１層Ａｌ配線を構成する。１３は絶縁ゲ
ートとなるボＩＪ Ｓ ｉゲート電極（ボＩＪ Ｓ ｉ
配線、抵抗）である。１４は絹２層Ａｌ配線（幅Ｗｔ−
７μｍ）であって、ポリイミド系樹脂よりなる層間絶縁
膜８のスルーホール１５を通じて第１層Ａｌ配線である
ドレインＡｌ電極１２に接続する〇 上記スルーホール１５は最小寸法ｄ、なたとえば７〜１
５μｍ径とする。
し発明の効果〕
以上実施例で述べた本発明によれば下記のように効果が
得られる。
得られる。
（１）多層配線構造におけるスルーホールの最小径をア
ナログ部とデジタル部とで分け℃、ＩＪ ニア部を太き
（、デジタル部夕小さくあけたことにエリ、それぞれの
回路において許容配線抵抗を適切な値とすることができ
る。
ナログ部とデジタル部とで分け℃、ＩＪ ニア部を太き
（、デジタル部夕小さくあけたことにエリ、それぞれの
回路において許容配線抵抗を適切な値とすることができ
る。
（２）すなわち、アナログ部ではシリーズ抵抗を許容値
で確保できるため、チップ寸法を大きくすることな（、
回路の動作のばらつきをなくすとともに、回路の特性を
安定化できる。
で確保できるため、チップ寸法を大きくすることな（、
回路の動作のばらつきをなくすとともに、回路の特性を
安定化できる。
（３） デジタル部では配緋に必要以上の面積をとら
れることがないから、チップ面積の縮小化に寄与できる
。この効果はチップ全体におけるデジタル部の面積が大
きいほど顕著である。
れることがないから、チップ面積の縮小化に寄与できる
。この効果はチップ全体におけるデジタル部の面積が大
きいほど顕著である。
（４）層間絶縁膜にポリイミド系樹脂を用（・た場合、
ス／ｌ／ −ホー Ａ／の底面の径が上面の径（マスク
の径）に比して小さくなりやすく、又、エツチング時に
下層のＡｌｌ馴馴表面が有機物による不純物で汚染され
ることにより上層のＡｌ配線との接続抵抗が大きくなり
やす℃・。しかし、スルーホール径を適正の寸法とする
ことにより、配線シリーズ抵抗を許容値に確保できろ。
ス／ｌ／ −ホー Ａ／の底面の径が上面の径（マスク
の径）に比して小さくなりやすく、又、エツチング時に
下層のＡｌｌ馴馴表面が有機物による不純物で汚染され
ることにより上層のＡｌ配線との接続抵抗が大きくなり
やす℃・。しかし、スルーホール径を適正の寸法とする
ことにより、配線シリーズ抵抗を許容値に確保できろ。
第４図はスルーホール径・スルーホール抵抗の関係曲１
ｌｉｌ！を示し、実線がポリイミド系樹脂などの有機膜
の場合、点線がＳｉＱ、のどとき無機膜の場合である。
ｌｉｌ！を示し、実線がポリイミド系樹脂などの有機膜
の場合、点線がＳｉＱ、のどとき無機膜の場合である。
ポリイミド樹脂ではスルーホール径が小す℃・ときほど
抵抗が大きい。リニア（アナログ）回路ではフルーホー
ル径の大きい部分ｄ、で使用され、ロジ・ンク（デジタ
ル）回路では、スルーホール径の小さい部分ｄ、で使用
されることにエリ効果があることはこの図からも明らか
であろう。
抵抗が大きい。リニア（アナログ）回路ではフルーホー
ル径の大きい部分ｄ、で使用され、ロジ・ンク（デジタ
ル）回路では、スルーホール径の小さい部分ｄ、で使用
されることにエリ効果があることはこの図からも明らか
であろう。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で植々変更可
能であることはり・うまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で植々変更可
能であることはり・うまでもない。
たとえば、層間絶縁膜にＣＶ Ｄ、 Ｓ ｉＯｔ −
Ｐ ＳＧ（リン・シリケート・ガラス）等の無機物を用
υ・た場合に本発明を適用した場合においても同様の効
果が得られる。
Ｐ ＳＧ（リン・シリケート・ガラス）等の無機物を用
υ・た場合に本発明を適用した場合においても同様の効
果が得られる。
し利用分野〕
本発明はアナログ・デジタル混在型のＬＳＩに応用して
最も効果がある。
最も効果がある。
実施例ではデジタル回路の例としてＭＯ８回路を挙げた
が、ＩＩＬのごときバイポーラＩＣを使用する場合にも
本発明を同様に利用できる。一般にＩＬＬを用〜・たＬ
ＳＩにお（・てはアナログ部の素子の寸法がデジタル部
のそれに比して大きく、スルーホール径を大きくし又も
実質的な支障にならな℃・。
が、ＩＩＬのごときバイポーラＩＣを使用する場合にも
本発明を同様に利用できる。一般にＩＬＬを用〜・たＬ
ＳＩにお（・てはアナログ部の素子の寸法がデジタル部
のそれに比して大きく、スルーホール径を大きくし又も
実質的な支障にならな℃・。
第１図乃至第３図は本発明の一実施例を示し、第１図は
バイポーラＣＭＵＳ−ＬＳＩ用チップの一部平面図、第
２図は第１図におけるＸ、−Ｘ。 祝断面図、第３図は同じ＜Ｘ２−Ｘ、視断面図である。 第４図はスルーホール抵抗・スルーホール径関係曲線図
である。 第５図はチップにおけるデジタル部とアナログ部との位
置関係を示す平面図である。 第６図はアナログ回路の一例を示す回路図である。 １・・・半導体チップ、２・・・ｎｐｎトランジスタ、
３・・・ＭＯＳＦＥＴ、４・・・ベースＡＩ電極、５・
・・エミッタＡｌ電極、６・・・コレクタＡＩ電極、７
°°°第２層ＡＩ配線、８・・・層間絶縁膜（ポリイミ
ド膜）、９・・・スルーホール、１１・・・ソースｌ電
極、１２・・・ドレインＡｌ電極、１３・・・絶縁ゲー
ト・ポリＳｉ電極、１４・・・第２層Ａｌ配線、】５・
・・スルーホール０ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 スノし−ざ−ルイそ 第 ５ 図 第 ６ 図
バイポーラＣＭＵＳ−ＬＳＩ用チップの一部平面図、第
２図は第１図におけるＸ、−Ｘ。 祝断面図、第３図は同じ＜Ｘ２−Ｘ、視断面図である。 第４図はスルーホール抵抗・スルーホール径関係曲線図
である。 第５図はチップにおけるデジタル部とアナログ部との位
置関係を示す平面図である。 第６図はアナログ回路の一例を示す回路図である。 １・・・半導体チップ、２・・・ｎｐｎトランジスタ、
３・・・ＭＯＳＦＥＴ、４・・・ベースＡＩ電極、５・
・・エミッタＡｌ電極、６・・・コレクタＡＩ電極、７
°°°第２層ＡＩ配線、８・・・層間絶縁膜（ポリイミ
ド膜）、９・・・スルーホール、１１・・・ソースｌ電
極、１２・・・ドレインＡｌ電極、１３・・・絶縁ゲー
ト・ポリＳｉ電極、１４・・・第２層Ａｌ配線、】５・
・・スルーホール０ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 スノし−ざ−ルイそ 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、一つの半導体基体の一主表面にアナログ動作する第
１の回路とデジタル動作する第２の回路とを有し、これ
ら第１及び第２の各回路における配線は多層の配線構造
を有する半導体装置であつて、上記多層の配線構造の上
下の配線間はその間に介在する有機又は無機の絶縁膜に
あけられた透孔を通して接続され、第１の回路における
上記透孔の径が第２の回路における上記透孔の径よりも
大きく形成されている特許請求の範囲第１項に記載の半
導体装置。 ２、上記層間の絶縁膜は有機の絶縁膜であって、ポリイ
ミド系樹脂が使用される特許請求の範囲第１項に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3435285A JPS61194848A (ja) | 1985-02-25 | 1985-02-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3435285A JPS61194848A (ja) | 1985-02-25 | 1985-02-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194848A true JPS61194848A (ja) | 1986-08-29 |
Family
ID=12411757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3435285A Pending JPS61194848A (ja) | 1985-02-25 | 1985-02-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194848A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126819A (en) * | 1989-11-10 | 1992-06-30 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
| US7006030B2 (en) | 2003-05-09 | 2006-02-28 | Rohm Co., Ltd. | Semiconductor integrated circuit device and audio appliance employing it |
| JP2009239019A (ja) * | 2008-03-27 | 2009-10-15 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
1985
- 1985-02-25 JP JP3435285A patent/JPS61194848A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126819A (en) * | 1989-11-10 | 1992-06-30 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
| US5523627A (en) * | 1989-11-10 | 1996-06-04 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
| USRE37059E1 (en) * | 1989-11-10 | 2001-02-20 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
| US7006030B2 (en) | 2003-05-09 | 2006-02-28 | Rohm Co., Ltd. | Semiconductor integrated circuit device and audio appliance employing it |
| JP2009239019A (ja) * | 2008-03-27 | 2009-10-15 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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