JP2009239019A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 本発明に係る半導体装置は、アナログ部及びデジタル部それぞれにトランジスタを有し、シリコン基板上に形成された前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置するコンタクトホール9と、前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置するコンタクトホール9aと、を具備し、コンタクトホール9の径をコンタクトホール9aの径より小さくすることを特徴とする。
【選択図】 図1
Description
半導体基板上に前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記アナログ部のゲート電極上に位置する第1のコンタクトホール及び前記デジタル部のゲート電極上に位置する第2のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくすることを特徴とする。
前記第1、第2の配線及び前記層間絶縁膜上に第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第2の層間絶縁膜をドライエッチングすることにより、前記第2の層間絶縁膜に、前記第1の配線上に位置する第1のviaホール及び前記第2の配線上に位置する第2のviaホールを形成する工程と、
を具備し、
前記第1のviaホールの径を前記第2のviaホールの径より小さくすることも可能である。
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記ゲート電極上に位置する第1のコンタクトホール及び前記ソース・ドレイン領域上に位置する第2のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくすることを特徴とする。
半導体基板上に前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記アナログ部のゲート電極上に位置する第1のコンタクトホール、前記デジタル部のゲート電極上に位置する第2のコンタクトホール、前記アナログ部のソース・ドレイン領域上に位置する第3のコンタクトホール及び前記デジタル部のソース・ドレイン領域上に位置する第4のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を、前記第2乃至第4のコンタクトホールの径より小さくすることを特徴とする。
半導体基板上に前記第1のアナログ部、前記第2のアナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記第1のアナログ部のゲート電極上に位置する第1のコンタクトホール、前記第2のアナログ部のゲート電極上に位置する第2のコンタクトホール及び前記デジタル部のゲート電極上に位置する第3のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくし、且つ前記第2のコンタクトホールの径を前記第3のコンタクトホールの径より小さくすることを特徴とする。
半導体基板上に前記第1及び第2のアナログ部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記第1のアナログ部のゲート電極上に位置する第1のコンタクトホール、前記第2のアナログ部のゲート電極上に位置する第2のコンタクトホール、前記第1のアナログ部のソース・ドレイン領域上に位置する第3のコンタクトホール及び前記第2のアナログ部のソース・ドレイン上に位置する第4のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくし、且つ前記第2のコンタクトホールの径を前記第3及び第4のコンタクトホールそれぞれの径より小さくすることを特徴とする。
半導体基板上に形成された前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置する第1のコンタクトホールと、
前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置する第2のコンタクトホールと、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくすることを特徴とする。
半導体基板上に形成された、前記第1のアナログ部、前記第2のアナログ部及び前記デジタル部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された前記第1のアナログ部のゲート電極上に位置する第1のコンタクトホールと、
前記層間絶縁膜に形成された前記第2のアナログ部のゲート電極上に位置する第2のコンタクトホールと、
前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置する第3のコンタクトホールと、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくし、且つ前記第2のコンタクトホールの径を前記第3のコンタクトホールの径より小さくすることを特徴とする。
図1は本発明の第1の実施形態に係るアナログ部とデジタル部が混載した半導体装置を説明する為の平面図である。図2(a)は図1に示すA−A'部の断面図であってアナログ部を示している。図3(a)は図1に示すa−a'部の断面図であってデジタル部を示している。図4(a)は図1に示すB−B'部の断面図であってアナログ部を示している。図5(a)は図1に示すb−b'部の断面図であってデジタル部を示している。
Claims (11)
- アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記アナログ部のゲート電極上に位置する第1のコンタクトホール及び前記デジタル部のゲート電極上に位置する第2のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくすることを特徴とする半導体装置の製造方法。 - 請求項1において、前記第2のコンタクトホールを形成する工程の後に、前記第1、第2のコンタクトホール内に金属膜を埋め込み、前記金属膜及び前記層間絶縁膜上に、前記第1のコンタクトホール上に位置する第1の配線及び前記第2のコンタクトホール上に位置する第2の配線を形成する工程と、
前記第1、第2の配線及び前記層間絶縁膜上に第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第2の層間絶縁膜をドライエッチングすることにより、前記第2の層間絶縁膜に、前記第1の配線上に位置する第1のviaホール及び前記第2の配線上に位置する第2のviaホールを形成する工程と、
を具備し、
前記第1のviaホールの径を前記第2のviaホールの径より小さくすることを特徴とする半導体装置の製造方法。 - 半導体基板上にアナログ部のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記ゲート電極上に位置する第1のコンタクトホール及び前記ソース・ドレイン領域上に位置する第2のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくすることを特徴とする半導体装置の製造方法。 - 請求項1乃至3のいずれか一項において、前記第1のコンタクトホールの径を、前記第2のコンタクトホールの径の90%以下の大きさにすることを特徴とする半導体装置の製造方法。
- アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記アナログ部のゲート電極上に位置する第1のコンタクトホール、前記デジタル部のゲート電極上に位置する第2のコンタクトホール、前記アナログ部のソース・ドレイン領域上に位置する第3のコンタクトホール及び前記デジタル部のソース・ドレイン領域上に位置する第4のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を、前記第2乃至第4のコンタクトホールの径より小さくすることを特徴とする半導体装置の製造方法。 - 第1のアナログ部、第2のアナログ部及びデジタル部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記第1のアナログ部、前記第2のアナログ部及び前記デジタル部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記第1のアナログ部のゲート電極上に位置する第1のコンタクトホール、前記第2のアナログ部のゲート電極上に位置する第2のコンタクトホール及び前記デジタル部のゲート電極上に位置する第3のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくし、且つ前記第2のコンタクトホールの径を前記第3のコンタクトホールの径より小さくすることを特徴とする半導体装置の製造方法。 - 請求項6において、前記第1のコンタクトホールの径を前記第2のコンタクトホールの径の90%以下の大きさにし、且つ前記第2のコンタクトホールの径を前記第3のコンタクトホールの径の90%以下の大きさにすることを特徴とする半導体装置の製造方法。
- 第1のアナログ部及び第2のアナログ部それぞれにトランジスタを有する半導体装置の製造方法において、
半導体基板上に前記第1及び第2のアナログ部それぞれのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入することにより、前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ゲート電極及び前記ソース・ドレイン領域の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜をドライエッチングすることにより、前記層間絶縁膜に、前記第1のアナログ部のゲート電極上に位置する第1のコンタクトホール、前記第2のアナログ部のゲート電極上に位置する第2のコンタクトホール、前記第1のアナログ部のソース・ドレイン領域上に位置する第3のコンタクトホール及び前記第2のアナログ部のソース・ドレイン上に位置する第4のコンタクトホールを形成する工程と、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくし、且つ前記第2のコンタクトホールの径を前記第3及び第4のコンタクトホールそれぞれの径より小さくすることを特徴とする半導体装置の製造方法。 - アナログ部及びデジタル部それぞれにトランジスタを有する半導体装置において、
半導体基板上に形成された前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置する第1のコンタクトホールと、
前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置する第2のコンタクトホールと、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくすることを特徴とする半導体装置。 - 第1のアナログ部、第2のアナログ部及びデジタル部それぞれにトランジスタを有する半導体装置において、
半導体基板上に形成された、前記第1のアナログ部、前記第2のアナログ部及び前記デジタル部それぞれのゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された前記第1のアナログ部のゲート電極上に位置する第1のコンタクトホールと、
前記層間絶縁膜に形成された前記第2のアナログ部のゲート電極上に位置する第2のコンタクトホールと、
前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置する第3のコンタクトホールと、
を具備し、
前記第1のコンタクトホールの径を前記第2のコンタクトホールの径より小さくし、且つ前記第2のコンタクトホールの径を前記第3のコンタクトホールの径より小さくすることを特徴とする半導体装置。 - 請求項10において、前記第1のアナログ部のゲート絶縁膜が差動対又はカレントミラー回路を構成するトランジスタのゲート絶縁膜であることを特徴とする半導体装置。
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