JPS59188149A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59188149A JPS59188149A JP59063304A JP6330484A JPS59188149A JP S59188149 A JPS59188149 A JP S59188149A JP 59063304 A JP59063304 A JP 59063304A JP 6330484 A JP6330484 A JP 6330484A JP S59188149 A JPS59188149 A JP S59188149A
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- JP
- Japan
- Prior art keywords
- wiring layer
- pad
- bonding pad
- contact
- length
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- Pending
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は゛ｌ′−導体装置の電極取り出し構造【二１系
Ｉ）、ｊ゛としこリニアＩＣ等におり・で、高抵抗拡散
４氏４Ｊシ等の素子とアルミニ・ンム配線とのコンタク
）音１ζ（こ異常なコンタクトアロイが生ずるのをＩＬ
Ｊ止し、よって−に記コンタクト部等の各端子の静電破
壊＋：ｊ＋度を高めることを目的とする。
Ｉ）、ｊ゛としこリニアＩＣ等におり・で、高抵抗拡散
４氏４Ｊシ等の素子とアルミニ・ンム配線とのコンタク
）音１ζ（こ異常なコンタクトアロイが生ずるのをＩＬ
Ｊ止し、よって−に記コンタクト部等の各端子の静電破
壊＋：ｊ＋度を高めることを目的とする。
なお、従来のアロイ防止構造として米国特許第３３８２
５６８号明細書に開示されているものがある。
５６８号明細書に開示されているものがある。
リニアＩＣ等において、各端子ネデにポンディングパッ
ドと拡散抵抗とのコンタク）・部において静電破壊強度
不良が発生することがある。
ドと拡散抵抗とのコンタク）・部において静電破壊強度
不良が発生することがある。
かかる原因を追究したところかかる破壊は拡散層の深さ
が１μ以下と薄い部分に上記フンタクトが形成されてい
るような場合に生じやすく、またアルミニウムが上記拡
散抵抗を形成した領域（あるいはシリコン基板）中に浸
透して異常なコンタクトアロイが生ずるからで゛あると
いうことか１６す明した。この場合、上記アルミニウム
の浸透現象は、ペレノトイ」け、外部リード線のボンデ
ィングあるいは封止等の各処理工程時の熱により促進さ
れる。
が１μ以下と薄い部分に上記フンタクトが形成されてい
るような場合に生じやすく、またアルミニウムが上記拡
散抵抗を形成した領域（あるいはシリコン基板）中に浸
透して異常なコンタクトアロイが生ずるからで゛あると
いうことか１６す明した。この場合、上記アルミニウム
の浸透現象は、ペレノトイ」け、外部リード線のボンデ
ィングあるいは封止等の各処理工程時の熱により促進さ
れる。
更に」−記アルミニウムの浸透現象を解析したところ、
該現象は、上記ポンディングパッドから−に記拡散抵抗
のフンタクト穴（すなわち、上記拡散抵抗に対するフン
タクトを得るために半導体基体上に形成されている絶縁
膜にあけられた穴）までのアルミニウム配線の距離が短
いほど生しやすいことか寸り明した。
該現象は、上記ポンディングパッドから−に記拡散抵抗
のフンタクト穴（すなわち、上記拡散抵抗に対するフン
タクトを得るために半導体基体上に形成されている絶縁
膜にあけられた穴）までのアルミニウム配線の距離が短
いほど生しやすいことか寸り明した。
そ、二で゛、１−記ホンテ゛イングパンドとコンタクト
穴間の距離（両者間を最知、距離で結ぶ線の長さ）を大
きくセることにより、その間のアルミニウム配線長を大
きくして−に記浸透現象を防止する、二とができると考
えられる。しかしこの場合ペレットサイズが大きくなリ
コスト高になると共にパターン設計に自由度を欠くおそ
れかある。
穴間の距離（両者間を最知、距離で結ぶ線の長さ）を大
きくセることにより、その間のアルミニウム配線長を大
きくして−に記浸透現象を防止する、二とができると考
えられる。しかしこの場合ペレットサイズが大きくなリ
コスト高になると共にパターン設計に自由度を欠くおそ
れかある。
本発明は上記問題点を考慮して上記従来の欠点を除去し
たものであり、以１図面と共にその１実施例につき説明
する。
たものであり、以１図面と共にその１実施例につき説明
する。
図は本発明になる電極取り出し構造の１実施例の平面図
を示す。図中、１はボンディングバンドで、リニアＩＣ
の８１ペレツト２にスクライブ領域３の近くにアルミニ
ウム層により図のようにほぼ方形を成して形成されてい
る。４は拡散抵抗で、十記ペレント２中に所定の不純物
を選択的（二拡散することによりＩｉτｉ述したように
１μＶ）、下と薄く形成されている。この拡散抵抗４の
フンタクト穴・１ａと４．記ポンディングパッド１との
Ｋｌｉ ｇｌｉ ＃は、従来と同程度である。５は上記
ホンディングパッド１と拡散抵抗４とを結ぷ゛第ニアル
ミニウム配線で、くし形状（ボンディングパット１の一
辺に沿って平行な部分と、その部分に直交する部分とを
有する形状）に迂回した形状とされでいる。従ってこの
アルミニウム配線５の長さは、上記ポンディングパッド
１とフンタクト穴４ａとの距離を従来と同程度の長さρ
としているにもかかわらず、該長さｌよりは大なる値を
有している。なお−上記アルミニウム配線５の幅はコン
タクト部におけるアルミニウムの幅よりも狭くして前記
浸透現象をより効果的に防止しうる梯形Ｉ＃、されてい
る。５゛はポンディングパッド１の他辺に接続された第
ニアルミニウム配線である。
を示す。図中、１はボンディングバンドで、リニアＩＣ
の８１ペレツト２にスクライブ領域３の近くにアルミニ
ウム層により図のようにほぼ方形を成して形成されてい
る。４は拡散抵抗で、十記ペレント２中に所定の不純物
を選択的（二拡散することによりＩｉτｉ述したように
１μＶ）、下と薄く形成されている。この拡散抵抗４の
フンタクト穴・１ａと４．記ポンディングパッド１との
Ｋｌｉ ｇｌｉ ＃は、従来と同程度である。５は上記
ホンディングパッド１と拡散抵抗４とを結ぷ゛第ニアル
ミニウム配線で、くし形状（ボンディングパット１の一
辺に沿って平行な部分と、その部分に直交する部分とを
有する形状）に迂回した形状とされでいる。従ってこの
アルミニウム配線５の長さは、上記ポンディングパッド
１とフンタクト穴４ａとの距離を従来と同程度の長さρ
としているにもかかわらず、該長さｌよりは大なる値を
有している。なお−上記アルミニウム配線５の幅はコン
タクト部におけるアルミニウムの幅よりも狭くして前記
浸透現象をより効果的に防止しうる梯形Ｉ＃、されてい
る。５゛はポンディングパッド１の他辺に接続された第
ニアルミニウム配線である。
特に、図面から明らかなように、ボンディングバンド１
と接続部（フンタクト穴）・１ａとの間の第一配線層５
はそのポンディングパッド１の辺に沿う第１配線層部分
（ボンディングパット１の辺に沿って平行に配置されて
いる部分）とそのボンディングバンド１から遠ざかる第
２配線層部分く上記゛１′行配置装分に月して直交して
配置されている部分）とより成り、かつ」−記第１配線
層部分は上記第２配線層部分」、りも長く形成されてい
る。したかって、１記ポンテイングバンド１とコンタク
ト穴間の距９ＩＩｋ （両名間を最短ｖ１情１［で結ぷ
′線の長さ）７２力吻１くても第１配線層櫛ンの存在に
よってボンディングバンドから半導体領域までの実質的
な圧用［を光分人きくすることができる。このため、ボ
ンデインクパッドの祠料か半導水領域・＼（・受透する
のを硫天に防止しイ：することかできる。また、かかる
配線１闇５の構造は、１ｉｉｉ述したように拡散層の深
さか１μ以卜′と薄い場合に十３いて、パターン設計の
Ｉ渭１１度を欠くことなく静電破壊強度を高めることが
でとる１、そして、さらにに記した配線層５の構造は、
１メ１１１ｊから明らかなようにボンディングバンドと
接続部との開を最短距＾１［で結ぶ゛線−にに他の配線
層が（ｊ在していない場合に有効であり、配線層の高密
度化を計ることかできる。
と接続部（フンタクト穴）・１ａとの間の第一配線層５
はそのポンディングパッド１の辺に沿う第１配線層部分
（ボンディングパット１の辺に沿って平行に配置されて
いる部分）とそのボンディングバンド１から遠ざかる第
２配線層部分く上記゛１′行配置装分に月して直交して
配置されている部分）とより成り、かつ」−記第１配線
層部分は上記第２配線層部分」、りも長く形成されてい
る。したかって、１記ポンテイングバンド１とコンタク
ト穴間の距９ＩＩｋ （両名間を最短ｖ１情１［で結ぷ
′線の長さ）７２力吻１くても第１配線層櫛ンの存在に
よってボンディングバンドから半導体領域までの実質的
な圧用［を光分人きくすることができる。このため、ボ
ンデインクパッドの祠料か半導水領域・＼（・受透する
のを硫天に防止しイ：することかできる。また、かかる
配線１闇５の構造は、１ｉｉｉ述したように拡散層の深
さか１μ以卜′と薄い場合に十３いて、パターン設計の
Ｉ渭１１度を欠くことなく静電破壊強度を高めることが
でとる１、そして、さらにに記した配線層５の構造は、
１メ１１１ｊから明らかなようにボンディングバンドと
接続部との開を最短距＾１［で結ぶ゛線−にに他の配線
層が（ｊ在していない場合に有効であり、配線層の高密
度化を計ることかできる。
なお、−１−記アルミニウｌ、配線（３はくし形状に限
定されることなく、要するに上記の如く３１回させる形
状とすることによりその長さを人にすれば良く、種々の
形状に形成しうろことは勿論である。
定されることなく、要するに上記の如く３１回させる形
状とすることによりその長さを人にすれば良く、種々の
形状に形成しうろことは勿論である。
上述の如く、本発明になる半導体装置の電極取り出し構
造によれば、リニアＩＣ等において、ポンディングパッ
ドと拡散抵抗等の素子とを結ぶ゛アルミニラｌ、配線を
長くしているため、従来の如き異常なコンタクトアロイ
の発生を防（１−でと、従ってこれが原因して生ずる上
記拡散抵抗等の素子の静電破壊強度不良を有効に防止し
得、又上記アルミニウｌ、配線は図面に示すように上記
ポンディングパッドとコンタクト穴との所定面積内で池
の配線を存在させないで迂回させた形状としているため
、−に記アルミニウム配線が長くなったにもがかわらず
ｌ記ポンディングパッドとコンタクト穴との距離は従来
と同程度にし得、従ってパターン設計等も自由に行なう
ことができる等の特長を有するものである。
造によれば、リニアＩＣ等において、ポンディングパッ
ドと拡散抵抗等の素子とを結ぶ゛アルミニラｌ、配線を
長くしているため、従来の如き異常なコンタクトアロイ
の発生を防（１−でと、従ってこれが原因して生ずる上
記拡散抵抗等の素子の静電破壊強度不良を有効に防止し
得、又上記アルミニウｌ、配線は図面に示すように上記
ポンディングパッドとコンタクト穴との所定面積内で池
の配線を存在させないで迂回させた形状としているため
、−に記アルミニウム配線が長くなったにもがかわらず
ｌ記ポンディングパッドとコンタクト穴との距離は従来
と同程度にし得、従ってパターン設計等も自由に行なう
ことができる等の特長を有するものである。
図面は本発明になる半導体装置の電極取り出し構造の１
実施例の平面図である。 １−一一一ボンテ′イングパノド、２−−−−ペレント
、３−−−−スフライフ領域１．−１．−−−−拡故抵
抗、４ａ−−−−コンタクト穴、５．５’−−−−アル
ミニウム配線、ρ−−−−ホンティングパッドとコンタ
クト穴との距帛１１ｊ。 代理人 弁理士 高橋明夫 図 面 ン Ｊ
実施例の平面図である。 １−一一一ボンテ′イングパノド、２−−−−ペレント
、３−−−−スフライフ領域１．−１．−−−−拡故抵
抗、４ａ−−−−コンタクト穴、５．５’−−−−アル
ミニウム配線、ρ−−−−ホンティングパッドとコンタ
クト穴との距帛１１ｊ。 代理人 弁理士 高橋明夫 図 面 ン Ｊ
Claims (1)
- １、”ｌ’−導体基（４（内（こ形成された半導（・上
領域と、その領域に接続する接続部を右しに記基困−１
ユ（こ延／Ｅしすこ第一配線層と、−１−記Ｊ、（木−
４，平面におυ・て１：、記領域１１１９ｉｔＦ間し、
か−）上記第 配線層（こ接続さｈタホンテ゛イングバ
ンｌＳト、−に記ホンテパインク゛）く・ン「（こ接続
し、−１ユ記基体七尤延在した」−記第一・西己線層と
は別の第二配線層とを有する半導体装２（’ ｒ’あっ
て、上記第一配線層は迂回して形成されてν・ることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063304A JPS59188149A (ja) | 1984-04-02 | 1984-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063304A JPS59188149A (ja) | 1984-04-02 | 1984-04-02 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56032615A Division JPS5827660B2 (ja) | 1981-03-09 | 1981-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188149A true JPS59188149A (ja) | 1984-10-25 |
Family
ID=13225420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063304A Pending JPS59188149A (ja) | 1984-04-02 | 1984-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126819A (en) * | 1989-11-10 | 1992-06-30 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
-
1984
- 1984-04-02 JP JP59063304A patent/JPS59188149A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126819A (en) * | 1989-11-10 | 1992-06-30 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
| US5523627A (en) * | 1989-11-10 | 1996-06-04 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
| USRE37059E1 (en) * | 1989-11-10 | 2001-02-20 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
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