JPH11251315A - 集積回路およびテスト構造 - Google Patents
集積回路およびテスト構造Info
- Publication number
- JPH11251315A JPH11251315A JP10369115A JP36911598A JPH11251315A JP H11251315 A JPH11251315 A JP H11251315A JP 10369115 A JP10369115 A JP 10369115A JP 36911598 A JP36911598 A JP 36911598A JP H11251315 A JPH11251315 A JP H11251315A
- Authority
- JP
- Japan
- Prior art keywords
- path
- metallization layer
- vias
- integrated circuit
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70653—Metrology techniques
- G03F7/70658—Electrical testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】バイア抵抗を判断することができる集積回路を
提供する。 【解決手段】導電性のパスを持つ第１のメタライゼーシ
ョン層と、導電性のパスを持つ第２のメタライゼーショ
ン層と、第１のメタライゼーション層の１つのパスを、
第２のメタライゼーション層の１つのパスにそれぞれ接
続する複数のコネクタとを備え、前記コネクタのうちの
１つに接続される第１のメタライゼーション層のそれぞ
れのパス部が、前記コネクタから少なくとも予め定めら
れた距離だけ共通方向に伸長するようにした集積回路を
構成し、パスおよびバイア間に存在する抵抗の一定の修
正を作りだして、バイアおよびパスで示される全抵抗を
バイア数で除算することにより、１つのバイア抵抗の値
を得ることができるようにする。
提供する。 【解決手段】導電性のパスを持つ第１のメタライゼーシ
ョン層と、導電性のパスを持つ第２のメタライゼーショ
ン層と、第１のメタライゼーション層の１つのパスを、
第２のメタライゼーション層の１つのパスにそれぞれ接
続する複数のコネクタとを備え、前記コネクタのうちの
１つに接続される第１のメタライゼーション層のそれぞ
れのパス部が、前記コネクタから少なくとも予め定めら
れた距離だけ共通方向に伸長するようにした集積回路を
構成し、パスおよびバイア間に存在する抵抗の一定の修
正を作りだして、バイアおよびパスで示される全抵抗を
バイア数で除算することにより、１つのバイア抵抗の値
を得ることができるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、より具体的には、誘電層により分離されるメタラ
イゼーション層を持つ半導体集積回路に関する。
関し、より具体的には、誘電層により分離されるメタラ
イゼーション層を持つ半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路では、メタライゼ
ーション層は、誘電層（例えば、酸化シリコンによる
層）によって分離される。それぞれのメタライゼーショ
ン層は、導電性のパス（経路）を備え、上位および下位
のメタライゼーション層のパスを接続するためメタライ
ズ（metalize；金属化）されたバイア(via)が提供され
る。
ーション層は、誘電層（例えば、酸化シリコンによる
層）によって分離される。それぞれのメタライゼーショ
ン層は、導電性のパス（経路）を備え、上位および下位
のメタライゼーション層のパスを接続するためメタライ
ズ（metalize；金属化）されたバイア(via)が提供され
る。
【０００３】典型的に、テスト構造は、同じシリコンウ
ェーハ上の実際の集積回路の端に置かれる。従来のテス
ト構造は、メタライゼーション層ｎにおいてパス・セグ
メントを備え、メタライゼーション層ｎ＋１において同
じ数のパス・セグメントを備え、さらにこれらのパス・
セグメントを接続するバイアを備える。特に、バイア
は、メタライゼーション層ｎの１つのパス・セグメント
の一方の終端を、層ｎ＋１の１つのパス・セグメントの
一方の終端に接続し、層ｎ＋１の１つのパス・セグメン
トの他方の終端を、層ｎの他のパス・セグメントの他方
の終端に接続する。このように、所与のメタライゼーシ
ョン層のそれぞれのパス・セグメントは、他のメタライ
ゼーション層の２つのパス・セグメントに、２つのバイ
アによって接続される。この種類のテスト構造は、テス
ト構造の電気抵抗を測定して、それを構造中にあるバイ
アの数で除算することにより、バイアの電気抵抗を判断
することを可能にする。
ェーハ上の実際の集積回路の端に置かれる。従来のテス
ト構造は、メタライゼーション層ｎにおいてパス・セグ
メントを備え、メタライゼーション層ｎ＋１において同
じ数のパス・セグメントを備え、さらにこれらのパス・
セグメントを接続するバイアを備える。特に、バイア
は、メタライゼーション層ｎの１つのパス・セグメント
の一方の終端を、層ｎ＋１の１つのパス・セグメントの
一方の終端に接続し、層ｎ＋１の１つのパス・セグメン
トの他方の終端を、層ｎの他のパス・セグメントの他方
の終端に接続する。このように、所与のメタライゼーシ
ョン層のそれぞれのパス・セグメントは、他のメタライ
ゼーション層の２つのパス・セグメントに、２つのバイ
アによって接続される。この種類のテスト構造は、テス
ト構造の電気抵抗を測定して、それを構造中にあるバイ
アの数で除算することにより、バイアの電気抵抗を判断
することを可能にする。
【０００４】さらに、多様なメタライゼーション層の従
来のパスは、バイアの幅より大きい幅を持つ。したがっ
て、バイアおよびパス・セグメントの間の接触は、バイ
アの断面に対応する一定の接触面積で起こり、このこと
は、たとえバイアおよびパス・セグメントの間に水平オ
フセットがあるとしてもあてはまる。この種類のオフセ
ットは、以前に形成された層に対してある層を位置合わ
せするパターン定義（すなわち、フォトリソグラフィ）
装置における精度の欠如から生じる。バイアに対するパ
スの重なりが最大オフセットより大きい限り、オフセッ
トにかかわらず接触面積は一定のままである。
来のパスは、バイアの幅より大きい幅を持つ。したがっ
て、バイアおよびパス・セグメントの間の接触は、バイ
アの断面に対応する一定の接触面積で起こり、このこと
は、たとえバイアおよびパス・セグメントの間に水平オ
フセットがあるとしてもあてはまる。この種類のオフセ
ットは、以前に形成された層に対してある層を位置合わ
せするパターン定義（すなわち、フォトリソグラフィ）
装置における精度の欠如から生じる。バイアに対するパ
スの重なりが最大オフセットより大きい限り、オフセッ
トにかかわらず接触面積は一定のままである。
【０００５】しかし、集積回路の大きさを減少させるた
めに、より幅が狭いメタライゼーションのパスを使用す
ることが望ましくなってきている。バイアの幅におよそ
等しい幅を持つパスが使用される時、パスおよびバイア
の間の最もわずかなオフセットが、パスおよびバイアの
間の接触面積の減少を引き起こし、その結果接触抵抗が
増加する。さらに、接触面積は、パスに対するバイアの
実際の位置に基づいて、あるバイアから他のバイアまで
異なる。従来のテスト構造を使用して作られたバイア抵
抗の計算が平均抵抗値のみを提供するので、個々のバイ
ア間におけるいかなる大きい抵抗の格差も隠されたまま
である。バイア抵抗値にそのような大きい格差が存在す
ると、たいてい回路の性能の劣化となり、おそらくは回
路が廃棄されなければならないような大きな劣化とな
る。
めに、より幅が狭いメタライゼーションのパスを使用す
ることが望ましくなってきている。バイアの幅におよそ
等しい幅を持つパスが使用される時、パスおよびバイア
の間の最もわずかなオフセットが、パスおよびバイアの
間の接触面積の減少を引き起こし、その結果接触抵抗が
増加する。さらに、接触面積は、パスに対するバイアの
実際の位置に基づいて、あるバイアから他のバイアまで
異なる。従来のテスト構造を使用して作られたバイア抵
抗の計算が平均抵抗値のみを提供するので、個々のバイ
ア間におけるいかなる大きい抵抗の格差も隠されたまま
である。バイア抵抗値にそのような大きい格差が存在す
ると、たいてい回路の性能の劣化となり、おそらくは回
路が廃棄されなければならないような大きな劣化とな
る。
【０００６】
【発明が解決しようとする課題】これらの欠点を考慮し
て、本発明の目的は、上記欠点を取り除き、パスの幅が
バイアの幅におよそ等しく、バイアの抵抗を判断するこ
とができる集積回路を提供することである。
て、本発明の目的は、上記欠点を取り除き、パスの幅が
バイアの幅におよそ等しく、バイアの抵抗を判断するこ
とができる集積回路を提供することである。
【０００７】
【課題を解決するための手段】集積回路において、パス
を持つメタライゼーション層は誘電層により分離され、
コネクタは、上位のメタライゼーション層および下位の
メタライゼーション層のパスを接続する。コネクタのう
ちの１つに接続されるすべてのパス部は、この接続から
少なくとも予め定められた距離だけ、同じ方向に伸長す
る。こうして、メタライゼーション層のパスおよび該パ
スを接続するコネクタの間の任意の位置合わせ不良が、
メタライゼーション層全体において、パスおよびコネク
タ間の抵抗のおよそ一定の修正を作り出す。すなわち、
メタライゼーション層のパスおよび対応するバイアの
間、またはバイアおよび対応するパスの間の位置合わせ
不良について、パスおよびバイアの間の接触面積は、比
較的一定の方法で、通常の接触面積（すなわち、正しく
位置合わせされた接触面積）に対して修正される。コネ
クタは、メタライズされたバイアであるのが好ましい。
を持つメタライゼーション層は誘電層により分離され、
コネクタは、上位のメタライゼーション層および下位の
メタライゼーション層のパスを接続する。コネクタのう
ちの１つに接続されるすべてのパス部は、この接続から
少なくとも予め定められた距離だけ、同じ方向に伸長す
る。こうして、メタライゼーション層のパスおよび該パ
スを接続するコネクタの間の任意の位置合わせ不良が、
メタライゼーション層全体において、パスおよびコネク
タ間の抵抗のおよそ一定の修正を作り出す。すなわち、
メタライゼーション層のパスおよび対応するバイアの
間、またはバイアおよび対応するパスの間の位置合わせ
不良について、パスおよびバイアの間の接触面積は、比
較的一定の方法で、通常の接触面積（すなわち、正しく
位置合わせされた接触面積）に対して修正される。コネ
クタは、メタライズされたバイアであるのが好ましい。
【０００８】本発明の１つの実施形態では、予め定めら
れた最小の距離が、バイアの幅（すなわち、メタライゼ
ーション層の面に平行な面にある）と、パスおよびバイ
アの間の最大オフセット（すなわち、パターン定義装置
における不正確さによる）の合計におよそ等しい。さら
なる実施形態においては、バイアに接続される所与のメ
タライゼーション層のすべてのパス部が同じ方向に伸長
し、バイアの同じ側から接近する。こうして、メタライ
ゼーション層のパスおよび該パスに接続されるバイアの
間の任意の位置合わせ不良が、メタライゼーション層全
体において、パスおよびバイアの間に存在する抵抗の一
定の修正を作りだす。
れた最小の距離が、バイアの幅（すなわち、メタライゼ
ーション層の面に平行な面にある）と、パスおよびバイ
アの間の最大オフセット（すなわち、パターン定義装置
における不正確さによる）の合計におよそ等しい。さら
なる実施形態においては、バイアに接続される所与のメ
タライゼーション層のすべてのパス部が同じ方向に伸長
し、バイアの同じ側から接近する。こうして、メタライ
ゼーション層のパスおよび該パスに接続されるバイアの
間の任意の位置合わせ不良が、メタライゼーション層全
体において、パスおよびバイアの間に存在する抵抗の一
定の修正を作りだす。
【０００９】本発明の他の実施形態においては、パスの
終端だけが配向される。本発明の他の実施形態では、パ
スの幅は、バイアの幅と、パスおよびバイアの間の最大
オフセットとの合計以下に等しい。この実施形態では、
パスの幅を、バイアの幅に等しくすることができる。
終端だけが配向される。本発明の他の実施形態では、パ
スの幅は、バイアの幅と、パスおよびバイアの間の最大
オフセットとの合計以下に等しい。この実施形態では、
パスの幅を、バイアの幅に等しくすることができる。
【００１０】本発明の他の目的は、上記の型の回路部分
を備えるテスト構造と、そのようなテスト構造を備える
集積回路を提供することである。さらに本発明の他の目
的は、上記のような型の回路部分を備える集積回路を提
供することである。
を備えるテスト構造と、そのようなテスト構造を備える
集積回路を提供することである。さらに本発明の他の目
的は、上記のような型の回路部分を備える集積回路を提
供することである。
【００１１】本発明の実施形態によると、バイアに接続
される所与のメタライゼーション層のすべてのパスが、
１つの方向を向いているバイアに接続されるパス部を備
え、好ましくはバイアの共通の側から接近するパス部を
備える。すなわち、好ましい実施形態における所与のメ
タライゼーション層では、パスおよびバイアへの接近
は、常にバイアの同じ側で起こる。こうして、所与のメ
タライゼーション層について一定であるバイアおよびパ
スの間の任意のオフセットが、メタライゼーション層全
体について一定であるバイアおよびパスの間の接触面積
の修正をもたらす。これが、同じメタライゼーション層
について常に一定であるバイア抵抗の修正となる。一定
の抵抗修正の特性が、バイア抵抗を精密に計算できると
いうことを可能にするので、このような一定の抵抗の修
正は集積回路のテスト構造において有利である。さら
に、一定の修正の特性が、集積回路の動作に影響を与え
かねないバイア抵抗値における格差を削減するので、そ
のような一定の修正は完成した集積回路において有利で
ある。このように、集積回路の品質が改善され、欠陥の
程度が削減される。
される所与のメタライゼーション層のすべてのパスが、
１つの方向を向いているバイアに接続されるパス部を備
え、好ましくはバイアの共通の側から接近するパス部を
備える。すなわち、好ましい実施形態における所与のメ
タライゼーション層では、パスおよびバイアへの接近
は、常にバイアの同じ側で起こる。こうして、所与のメ
タライゼーション層について一定であるバイアおよびパ
スの間の任意のオフセットが、メタライゼーション層全
体について一定であるバイアおよびパスの間の接触面積
の修正をもたらす。これが、同じメタライゼーション層
について常に一定であるバイア抵抗の修正となる。一定
の抵抗修正の特性が、バイア抵抗を精密に計算できると
いうことを可能にするので、このような一定の抵抗の修
正は集積回路のテスト構造において有利である。さら
に、一定の修正の特性が、集積回路の動作に影響を与え
かねないバイア抵抗値における格差を削減するので、そ
のような一定の修正は完成した集積回路において有利で
ある。このように、集積回路の品質が改善され、欠陥の
程度が削減される。
【００１２】本発明の他の目的、特徴および利点は、以
下の詳細な説明から明らかになる。しかし、本発明の好
ましい実施形態を示しながらの詳細な説明および具体的
な例が、例示としてのみ与えられ、本発明からはずれる
ことなく多様な改良を行うことができるということを、
理解しなければならない。
下の詳細な説明から明らかになる。しかし、本発明の好
ましい実施形態を示しながらの詳細な説明および具体的
な例が、例示としてのみ与えられ、本発明からはずれる
ことなく多様な改良を行うことができるということを、
理解しなければならない。
【００１３】
【発明の実施の形態】本発明の好ましい実施形態を、図
を参照しつつ以下に詳細に説明する。図１は、２つのメ
タライゼーション層ｎおよびｎ＋１の間に位置する誘電
層（示されていない）を貫通するメタライズされたバイ
ア７〜１１により、上位のメタライゼーション層ｎ＋１
のパス４、５および６に電気的に接続された集積回路の
下位のメタライゼーション層ｎのパス１、２および３を
示す。パス１〜６は、バイア７〜１１と同じ幅を持つ。
しかし、バイアが置かれる穴を定めている（例えば、写
真平板エッチング）間に、図１に示すように、わずかな
オフセットが作られる。このように、バイアは、完全に
はパス１、２および３に位置合わせされず、バイアと、
パス１、２および３の間の接触面積は、バイアの断面積
より小さい。さらに、接触面積は、あるバイアから他の
バイアへと変化するので、個々のバイア抵抗を精密に知
ることができない。また、このことは、バイアに対する
メタライゼーション層ｎ＋１のパス４、５および６にも
あてはまる（オフセットが層ｎおよびｎ＋１について異
なることはあるけれども）。
を参照しつつ以下に詳細に説明する。図１は、２つのメ
タライゼーション層ｎおよびｎ＋１の間に位置する誘電
層（示されていない）を貫通するメタライズされたバイ
ア７〜１１により、上位のメタライゼーション層ｎ＋１
のパス４、５および６に電気的に接続された集積回路の
下位のメタライゼーション層ｎのパス１、２および３を
示す。パス１〜６は、バイア７〜１１と同じ幅を持つ。
しかし、バイアが置かれる穴を定めている（例えば、写
真平板エッチング）間に、図１に示すように、わずかな
オフセットが作られる。このように、バイアは、完全に
はパス１、２および３に位置合わせされず、バイアと、
パス１、２および３の間の接触面積は、バイアの断面積
より小さい。さらに、接触面積は、あるバイアから他の
バイアへと変化するので、個々のバイア抵抗を精密に知
ることができない。また、このことは、バイアに対する
メタライゼーション層ｎ＋１のパス４、５および６にも
あてはまる（オフセットが層ｎおよびｎ＋１について異
なることはあるけれども）。
【００１４】上記の接触面積の違いは、図２の（ａ）〜
（ｉ）に見られるように、バイアおよびパスの間のオフ
セットが、Ｘ−Ｙ平面の任意の方向に生じることがある
という事実による。より具体的にいうと、図２（ａ）
は、バイア７および８が完全にパス４に位置合わせされ
た理想的な場合を示す。図２（ｂ）では、オフセットが
所与の方向にＸ軸に沿って生じ、図２（ｃ）では、オフ
セットが同じ軸に沿って生じているが、反対方向（図２
（ｂ）と比較して）に生じている。図２（ｄ）は、オフ
セットがＹ軸に沿って１方向に生じる場合を示し、図２
（ｅ）は、オフセットが同じ軸に沿って反対方向（図２
（ｄ）と比較して）に生じる他の場合を示す。
（ｉ）に見られるように、バイアおよびパスの間のオフ
セットが、Ｘ−Ｙ平面の任意の方向に生じることがある
という事実による。より具体的にいうと、図２（ａ）
は、バイア７および８が完全にパス４に位置合わせされ
た理想的な場合を示す。図２（ｂ）では、オフセットが
所与の方向にＸ軸に沿って生じ、図２（ｃ）では、オフ
セットが同じ軸に沿って生じているが、反対方向（図２
（ｂ）と比較して）に生じている。図２（ｄ）は、オフ
セットがＹ軸に沿って１方向に生じる場合を示し、図２
（ｅ）は、オフセットが同じ軸に沿って反対方向（図２
（ｄ）と比較して）に生じる他の場合を示す。
【００１５】図２（ｆ）では、オフセットがＸおよびＹ
軸両方に沿って生じ、それぞれの軸に沿って１方向に生
じている。図２（ｇ）は、オフセットが両方の軸に沿っ
て生じているが、図２（ｆ）とは反対方向のＹ軸に沿っ
て生じている場合を示す。図２（ｈ）は、オフセットが
両方の軸に沿って生じているが、図２（ｆ）とは反対方
向のＸ軸に沿って生じている場合を示す。図２（ｉ）
は、オフセットが両方の軸に沿って生じているが、それ
ぞれの軸について図２（ｆ）とは反対の方向に沿って生
じている場合を示す。
軸両方に沿って生じ、それぞれの軸に沿って１方向に生
じている。図２（ｇ）は、オフセットが両方の軸に沿っ
て生じているが、図２（ｆ）とは反対方向のＹ軸に沿っ
て生じている場合を示す。図２（ｈ）は、オフセットが
両方の軸に沿って生じているが、図２（ｆ）とは反対方
向のＸ軸に沿って生じている場合を示す。図２（ｉ）
は、オフセットが両方の軸に沿って生じているが、それ
ぞれの軸について図２（ｆ）とは反対の方向に沿って生
じている場合を示す。
【００１６】図２の（ｂ）、（ｃ）、（ｆ）、（ｇ）、
（ｈ）および（ｉ）では、一方のバイア７およびパス４
の間の接触面積が、他方のバイア８およびパス４の間の
接触面積と非常に異なる。さらに、バイア７および８の
それぞれと、パス４の間の接触面積が、図２の（ｄ）お
よび（ｅ）のオフセットの場合では等しいけれども、こ
れらのケースは、そのようなオフセットによる接触面積
のいくつかの例を示すにすぎない。実際の回路実現で
は、一般にパスが、水平および垂直の両方向に伸長する
ので、すべての接触が、そのようなオフセットのために
等しい接触面積を持つというわけでない。等しくない接
触面積のために、図２の（ｂ）〜（ｉ）の場合における
個々のバイアの抵抗の精密な値を計算することができ
ず、関連する集積回路の性能が損なわれることがある。
（ｈ）および（ｉ）では、一方のバイア７およびパス４
の間の接触面積が、他方のバイア８およびパス４の間の
接触面積と非常に異なる。さらに、バイア７および８の
それぞれと、パス４の間の接触面積が、図２の（ｄ）お
よび（ｅ）のオフセットの場合では等しいけれども、こ
れらのケースは、そのようなオフセットによる接触面積
のいくつかの例を示すにすぎない。実際の回路実現で
は、一般にパスが、水平および垂直の両方向に伸長する
ので、すべての接触が、そのようなオフセットのために
等しい接触面積を持つというわけでない。等しくない接
触面積のために、図２の（ｂ）〜（ｉ）の場合における
個々のバイアの抵抗の精密な値を計算することができ
ず、関連する集積回路の性能が損なわれることがある。
【００１７】図３の（ａ）〜（ｉ）は、本発明の実施形
態による集積回路部分を示す。示されるように、所与の
メタライゼーション層のパス２０は、２つのバイア２４
および２５に接続されており、バイア２４および２５
を、同じ（上位または下位の）メタライゼーション層に
方向づけることができ、または上位および下位のメタラ
イゼーション層のそれぞれに方向づけることができる。
パス２０は、第１のバイア２４に隣接する第１のパス部
２１、第２のバイア２５に隣接する第２のパス部２２お
よび連結するパス部２３を備える。これらの図におい
て、連結部２３の形は、単に図示する目的のために与え
られ、一般に連結部分の形は、実際の集積回路では非常
にもっと複雑である。
態による集積回路部分を示す。示されるように、所与の
メタライゼーション層のパス２０は、２つのバイア２４
および２５に接続されており、バイア２４および２５
を、同じ（上位または下位の）メタライゼーション層に
方向づけることができ、または上位および下位のメタラ
イゼーション層のそれぞれに方向づけることができる。
パス２０は、第１のバイア２４に隣接する第１のパス部
２１、第２のバイア２５に隣接する第２のパス部２２お
よび連結するパス部２３を備える。これらの図におい
て、連結部２３の形は、単に図示する目的のために与え
られ、一般に連結部分の形は、実際の集積回路では非常
にもっと複雑である。
【００１８】示される実施形態において、第１および第
２のパス部２１および２２は、ある方向に伸長し（対応
するバイア２４および２５に対して）、同じメタライゼ
ーション層上のバイアに隣接するすべてのパス部に共通
である側から接近する。第１および第２のパス部２１お
よび２２の長さは、バイアの幅より実質的に大きく、連
結部２３が、バイア２４および２５のうちの１つに接近
しすぎて置かれることがないようにする。すなわち、オ
フセットの場合に、連結部２３が、パス２０およびバイ
ア２４または２５の間の接触面積の一因とならないよう
にする。好ましい実施形態では、回路を作る装置の位置
合わせの精密さの欠如のために、第１および第２の部分
２１および２２の最小の長さは、バイアの幅に最大オフ
セットを加えたものに等しいよう選ばれる。
２のパス部２１および２２は、ある方向に伸長し（対応
するバイア２４および２５に対して）、同じメタライゼ
ーション層上のバイアに隣接するすべてのパス部に共通
である側から接近する。第１および第２のパス部２１お
よび２２の長さは、バイアの幅より実質的に大きく、連
結部２３が、バイア２４および２５のうちの１つに接近
しすぎて置かれることがないようにする。すなわち、オ
フセットの場合に、連結部２３が、パス２０およびバイ
ア２４または２５の間の接触面積の一因とならないよう
にする。好ましい実施形態では、回路を作る装置の位置
合わせの精密さの欠如のために、第１および第２の部分
２１および２２の最小の長さは、バイアの幅に最大オフ
セットを加えたものに等しいよう選ばれる。
【００１９】このような配置では、パス２０と、バイア
２４および２５の間のいかなるオフセットの方向および
方位に関係なく、図３の（ｂ）〜（ｉ）に示すように、
２つのバイア２４および２５のそれぞれについて、接触
面積（すなわち、パスおよびバイアに共通の面積）が等
しい。このように、一般に集積回路では、メタライゼー
ション層のパスおよびそれらが接続されるバイアの間の
任意のオフセットが、そのメタライゼーション層のバイ
ア抵抗の均一な修正を生じさせる。
２４および２５の間のいかなるオフセットの方向および
方位に関係なく、図３の（ｂ）〜（ｉ）に示すように、
２つのバイア２４および２５のそれぞれについて、接触
面積（すなわち、パスおよびバイアに共通の面積）が等
しい。このように、一般に集積回路では、メタライゼー
ション層のパスおよびそれらが接続されるバイアの間の
任意のオフセットが、そのメタライゼーション層のバイ
ア抵抗の均一な修正を生じさせる。
【００２０】さらに、このような配置を持つテスト構造
について、一連の所与の数のバイアおよびパスの部分に
よって示される全抵抗が計算され、それをバイアの数で
除算して、１つのバイア抵抗の値を得る。この値は、こ
のようなテスト構造について一定である。さらに、この
ような配置が、それぞれのバイア抵抗が、集積回路全体
についてより均一であることを可能にするので、バイア
抵抗における偏りを抑え、個々のバイア抵抗を判断する
ことが可能である。このように、バイアおよびパスの間
に比較的大きいオフセットを持つ集積回路は、品質テス
トの間に拒絶される必要がない。特に、そのような大き
いオフセットは、バイア抵抗が均一であって知られてい
るという事実により、許容できるものとされる。
について、一連の所与の数のバイアおよびパスの部分に
よって示される全抵抗が計算され、それをバイアの数で
除算して、１つのバイア抵抗の値を得る。この値は、こ
のようなテスト構造について一定である。さらに、この
ような配置が、それぞれのバイア抵抗が、集積回路全体
についてより均一であることを可能にするので、バイア
抵抗における偏りを抑え、個々のバイア抵抗を判断する
ことが可能である。このように、バイアおよびパスの間
に比較的大きいオフセットを持つ集積回路は、品質テス
トの間に拒絶される必要がない。特に、そのような大き
いオフセットは、バイア抵抗が均一であって知られてい
るという事実により、許容できるものとされる。
【００２１】図３の（ａ）〜（ｉ）は、バイアに隣接す
るパス部が、１つの方向に伸長し、共通の側から接近す
るという実施形態を示し、これらの２つの必要条件は、
複雑な回路のパスの設計において制限となりうる。した
がって、本発明のさらなる実施形態では、所与のメタラ
イゼーション層についてバイアに隣接するパス部が、共
通の方向を向いているけれども、図４の（ａ）および
（ｂ）に示すように、バイアの反対側から接近する。こ
れは、バイアの２つの反対側に伸長するパスを持つ直線
のパス部の中間へのバイアの配置を可能にする（図４
（ｂ））。これらのさらなる実施形態は、バイア抵抗の
わずかに劣化した均一性を持つことがあるけれども、こ
のような配置は、ある用途におけるメタライゼーション
層のパスの設計を容易にすることができる。さらに、パ
スの終端のみを扱うことが有利である。
るパス部が、１つの方向に伸長し、共通の側から接近す
るという実施形態を示し、これらの２つの必要条件は、
複雑な回路のパスの設計において制限となりうる。した
がって、本発明のさらなる実施形態では、所与のメタラ
イゼーション層についてバイアに隣接するパス部が、共
通の方向を向いているけれども、図４の（ａ）および
（ｂ）に示すように、バイアの反対側から接近する。こ
れは、バイアの２つの反対側に伸長するパスを持つ直線
のパス部の中間へのバイアの配置を可能にする（図４
（ｂ））。これらのさらなる実施形態は、バイア抵抗の
わずかに劣化した均一性を持つことがあるけれども、こ
のような配置は、ある用途におけるメタライゼーション
層のパスの設計を容易にすることができる。さらに、パ
スの終端のみを扱うことが有利である。
【００２２】したがって、本発明は、バイアの抵抗を精
密に判断することができる集積回路およびテスト構造を
提供する。これが、狭いパスの使用を容易にし、製造工
程に固有のオフセットのために生じる集積回路の性能の
劣化を回避する。
密に判断することができる集積回路およびテスト構造を
提供する。これが、狭いパスの使用を容易にし、製造工
程に固有のオフセットのために生じる集積回路の性能の
劣化を回避する。
【００２３】本発明の具体的な実施形態を上記に記述し
たけれども、一般に本発明は、すべての種類の誘電体だ
けでなく、シリコン基板または任意の他の半導体材料に
おける接点を含むすべての種類の導体にも適用される。
同じように、本発明は、基板上において任意の方向の選
択を利用することができる。たとえば、図３の（ａ）〜
（ｉ）の実施形態に関して、表１に示すような、「ｃ」
の形、「ｎ」の形または逆「ｃ」の形、「ｕ」の形を使
用することが可能である。
たけれども、一般に本発明は、すべての種類の誘電体だ
けでなく、シリコン基板または任意の他の半導体材料に
おける接点を含むすべての種類の導体にも適用される。
同じように、本発明は、基板上において任意の方向の選
択を利用することができる。たとえば、図３の（ａ）〜
（ｉ）の実施形態に関して、表１に示すような、「ｃ」
の形、「ｎ」の形または逆「ｃ」の形、「ｕ」の形を使
用することが可能である。
【００２４】
【表１】
【００２５】さらに、本発明は、製造工程における固有
のオフセットのためにその接触面積が変化することがあ
るすべての電気的に接続される層の生産に適用される。
例えば、２つの非常に接近した層の間においてバイアが
単独の接触面積となるよう、この２つの接近した層の間
に接続を作ることができる。典型的に、この工程は、局
部的な相互接続に使用される。一般に、本発明は、完成
した集積回路、集積回路部分、または集積回路に隣接し
ており同じウェーハ上に組み立てられるテスト構造に適
用される。
のオフセットのためにその接触面積が変化することがあ
るすべての電気的に接続される層の生産に適用される。
例えば、２つの非常に接近した層の間においてバイアが
単独の接触面積となるよう、この２つの接近した層の間
に接続を作ることができる。典型的に、この工程は、局
部的な相互接続に使用される。一般に、本発明は、完成
した集積回路、集積回路部分、または集積回路に隣接し
ており同じウェーハ上に組み立てられるテスト構造に適
用される。
【００２６】本発明の好ましい実施形態であると考えら
れるものを図示して記述してきたが、当該技術分野の当
業者は、本発明の範囲から離れることなく、多様な他の
改良が行われ、また等価なもので代替することができる
ということを理解するであろう。さらに、ここで記述し
た本発明の概念から離れることなく、本発明の教示に特
定の状況が適合するよう多くの改良を行うことができ
る。さらに、本発明の実施形態は、上記に記述した機能
をすべて含むというわけではない場合がある。したがっ
て、本発明は、開示された特定の実施形態に制限される
ものではないが、特許請求の範囲内におさまるすべての
実施形態を含む。
れるものを図示して記述してきたが、当該技術分野の当
業者は、本発明の範囲から離れることなく、多様な他の
改良が行われ、また等価なもので代替することができる
ということを理解するであろう。さらに、ここで記述し
た本発明の概念から離れることなく、本発明の教示に特
定の状況が適合するよう多くの改良を行うことができ
る。さらに、本発明の実施形態は、上記に記述した機能
をすべて含むというわけではない場合がある。したがっ
て、本発明は、開示された特定の実施形態に制限される
ものではないが、特許請求の範囲内におさまるすべての
実施形態を含む。
【００２７】
【発明の効果】バイア抵抗を均一にしてバイア抵抗値を
判断することができ、集積回路の性能の劣化を回避する
ことができる。
判断することができ、集積回路の性能の劣化を回避する
ことができる。
【図１】従来の集積回路の側面図。
【図２】従来の集積回路部分の平面図。
【図３】本発明の実施形態による集積回路部分の平面
図。
図。
【図４】本発明の他の実施形態による集積回路部分の平
面図。
面図。
１、２、３、４、５、６ パス ７、８、９、１０、１１ バイア ２０、２１、２２、２３ パス ２４、２５ バイア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・マーティン フランス、エフ−38000、グルノーブル、 ル・デュ・ディーアール・グレファー 28
Claims (16)
- 【請求項１】導電性のパスを持つ第１のメタライゼーシ
ョン層と、 導電性のパスを持つ第２のメタライゼーション層と、 前記第１のメタライゼーション層の１つのパスを、前記
第２のメタライゼーション層の１つのパスにそれぞれ接
続する複数のコネクタとを備え、 前記コネクタのうちの１つに接続される前記第１のメタ
ライゼーション層のそれぞれのパス部が、前記コネクタ
から少なくとも予め定められた距離だけ共通方向に伸長
するようにした集積回路。 - 【請求項２】前記コネクタが、バイアを含む請求項１に
記載の集積回路。 - 【請求項３】前記バイアのうちの１つに接続される前記
第１のメタライゼーション層のそれぞれのパス部が、共
通の側から前記バイアに接近し、前記第１のメタライゼ
ーション層のパスおよび該パスに接続される前記バイア
の間の任意の位置合わせ不良が、前記メタライゼーショ
ン層全体において、１つのパスおよび１つのバイアの間
に存在する抵抗の一定の修正を作り出すようにした請求
項２に記載の集積回路。 - 【請求項４】前記予め定められた距離が、１つのバイア
の幅と、前記第１のメタライゼーション層のパスおよび
前記バイアの間の最大オフセットとの合計におよそ等し
く、該幅が、前記メタライゼーション層の面に平行な面
にある請求項２に記載の集積回路。 - 【請求項５】前記バイアのうちの１つに接続される前記
第１のメタライゼーション層のそれぞれのパス部が、共
通の側から前記バイアに接近し、前記第１のメタライゼ
ーション層のパスおよび該パスに接続される前記バイア
の間の任意の位置合わせ不良が、前記メタライゼーショ
ン層全体において、１つのパスおよび１つのバイアの間
に存在する抵抗の一定の修正を作り出すようにした請求
項４に記載の集積回路。 - 【請求項６】１つのパスの幅が、１つのバイアの幅と、
前記パスおよび前記バイアの間の最大オフセットとの合
計以下に等しい請求項４に記載の集積回路。 - 【請求項７】１つのパスの幅が、１つのバイアの幅に等
しい請求項２に記載の集積回路。 - 【請求項８】前記第２のメタライゼーション層が、少な
くとも１つの誘電層によって前記第１のメタライゼーシ
ョン層から分離される請求項１に記載の集積回路。 - 【請求項９】前記第１のメタライゼーション層のパスの
終端のみが配向される請求項１に記載の集積回路。 - 【請求項１０】導電性のパスを持つ第１のメタライゼー
ション層と、 導電性のパスを持つ第２のメタライゼーション層と、 前記第１のメタライゼーション層の１つのパスを、前記
第２のメタライゼーション層の１つのパスにそれぞれ接
続する複数のコネクタとを備え、 前記複数のコネクタのうちの１つに接続される前記第１
のメタライゼーション層のそれぞれのパス部が、前記コ
ネクタから少なくとも予め定められた距離だけ共通方向
に伸長するようにした集積回路部分を持つテスト構造。 - 【請求項１１】前記コネクタが、バイアを含む請求項１
０に記載のテスト構造。 - 【請求項１２】前記バイアのうちの１つに接続される前
記第１のメタライゼーション層のそれぞれのパス部が、
共通の側から前記バイアに接近し、前記第１のメタライ
ゼーション層のパスおよび該パスに接続される前記バイ
アの間の任意の位置合わせ不良が、前記メタライゼーシ
ョン層全体において、１つのパスおよび１つのバイアの
間に存在する抵抗の一定の修正を作り出すようにした請
求項１１に記載のテスト構造。 - 【請求項１３】前記予め定められた距離が、１つのバイ
アの幅と、前記第１のメタライゼーション層のパスおよ
び前記バイアの間の最大オフセットとの合計におよそ等
しく、該幅が、前記メタライゼーション層の面に平行な
面にある請求項１１に記載のテスト構造。 - 【請求項１４】１つのパスの幅が、１つのバイアの幅
と、前記パスおよび前記バイアの間の最大オフセットと
の合計以下に等しい請求項１３に記載のテスト構造。 - 【請求項１５】１つのパスの幅が、１つのバイアの幅に
等しい請求項１１に記載のテスト構造。 - 【請求項１６】前記第２のメタライゼーション層が、少
なくとも１つの誘電層によって前記第１のメタライゼー
ション層から分離される請求項１０に記載のテスト構
造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9716654A FR2773264B1 (fr) | 1997-12-30 | 1997-12-30 | Portion de circuit integre |
| FR9716654 | 1997-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251315A true JPH11251315A (ja) | 1999-09-17 |
Family
ID=9515257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10369115A Pending JPH11251315A (ja) | 1997-12-30 | 1998-12-25 | 集積回路およびテスト構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0930652A1 (ja) |
| JP (1) | JPH11251315A (ja) |
| FR (1) | FR2773264B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3088798B1 (fr) * | 2018-11-16 | 2020-10-30 | Continental Automotive France | Procede et circuit de controle d'une qualite de metallisation d'un circuit imprime a plusieurs couches |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607147A (ja) * | 1983-06-24 | 1985-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| US5019997A (en) * | 1989-06-05 | 1991-05-28 | General Electric Company | Adaptive lithography accommodation of tolerances in chip positioning in high density interconnection structures |
-
1997
- 1997-12-30 FR FR9716654A patent/FR2773264B1/fr not_active Expired - Fee Related
-
1998
- 1998-12-09 EP EP98403095A patent/EP0930652A1/fr not_active Withdrawn
- 1998-12-25 JP JP10369115A patent/JPH11251315A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2773264B1 (fr) | 2001-06-08 |
| EP0930652A1 (fr) | 1999-07-21 |
| FR2773264A1 (fr) | 1999-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7563645B2 (en) | Electronic package having a folded package substrate | |
| EP0516402B1 (en) | Substrate provided with electric lines and its manufacturing method | |
| US8207569B2 (en) | Intertwined finger capacitors | |
| US6690187B2 (en) | Apparatus for testing reliability of interconnection in integrated circuit | |
| US7365431B2 (en) | Semiconductor device having multilayer structure and method for manufacturing thereof | |
| US6080597A (en) | Test pattern structure for measuring misalignment in semiconductor device fabrication process and method for measuring misalignment | |
| JP2718380B2 (ja) | 半導体装置の電気特性検査パターン及び検査方法 | |
| USRE37059E1 (en) | Wiring pattern of semiconductor integrated circuit device | |
| JPH11251315A (ja) | 集積回路およびテスト構造 | |
| KR19980079957A (ko) | 바이어 홀 개구 검사용 첵크 패턴 | |
| JP4629837B2 (ja) | 集積半導体チップ | |
| JP3177971B2 (ja) | 抵抗素子を有する半導体装置 | |
| US6274934B1 (en) | Semiconductor device and method of manufacturing thereof | |
| US6518606B1 (en) | Semiconductor device permitting electrical measurement of contact alignment error | |
| US6867109B2 (en) | Mask set for compensating a misalignment between patterns and method of compensating a misalignment between patterns using the same | |
| JP3248580B2 (ja) | 重ね合わせ精度測定マークおよび重ね合わせ精度測定方法 | |
| US6218847B1 (en) | Test pattern for use in measuring thickness of insulating layer and method for using the same | |
| KR100475620B1 (ko) | 적층 인덕턴스 소자 | |
| JP3818903B2 (ja) | 半導体装置のアライメント誤差の測定用素子 | |
| JP2005303089A (ja) | 半導体装置 | |
| US7868629B2 (en) | Proportional variable resistor structures to electrically measure mask misalignment | |
| KR19990044106A (ko) | 필름 캐리어용 도체 패턴 전사 방법과 이 방법에 사용되는 마스크 및 필름 캐리어 | |
| JPH03295302A (ja) | マイクロストリップ回路の製造方法 | |
| US4975544A (en) | Connecting structure for connecting conductors in an electronic apparatus | |
| JPH0230173B2 (ja) |