JPH0511669B2 - - Google Patents
Info
- Publication number
- JPH0511669B2 JPH0511669B2 JP17020386A JP17020386A JPH0511669B2 JP H0511669 B2 JPH0511669 B2 JP H0511669B2 JP 17020386 A JP17020386 A JP 17020386A JP 17020386 A JP17020386 A JP 17020386A JP H0511669 B2 JPH0511669 B2 JP H0511669B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- resistor
- elements
- ratio
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に良
好な比精度をもつ半導体抵抗素子の形成方法に関
する。
好な比精度をもつ半導体抵抗素子の形成方法に関
する。
半導体集積回路の抵抗はその絶対精度よりむし
ろ抵抗の比精度（相対比）を要求される場合が多
い。
ろ抵抗の比精度（相対比）を要求される場合が多
い。
従来、半導体基板上に規定の相対比をもつよう
に複数個の抵抗素子を形成するには、例えば、２
つの抵抗素子の抵抗幅を規定の相対比に設定する
とか、抵抗幅は同一にして一方の抵抗素子の長さ
を他方の相対比倍に形成するとか、或いは全く形
状の等しい複数個の抵抗素子を用意し両者の相対
比に合わせて直列個数を選定するとかの手法によ
るのが通常である。
に複数個の抵抗素子を形成するには、例えば、２
つの抵抗素子の抵抗幅を規定の相対比に設定する
とか、抵抗幅は同一にして一方の抵抗素子の長さ
を他方の相対比倍に形成するとか、或いは全く形
状の等しい複数個の抵抗素子を用意し両者の相対
比に合わせて直列個数を選定するとかの手法によ
るのが通常である。
ところで、これらの抵抗素子は半導体基板へ不
純物を拡散する所謂拡散抵抗として形成される場
合が多く、バイポーラ構造であればベース領域の
形成と同一工程で、またMOS構造であればウエ
ル領域または高不純物層の形成と共にそれぞれ同
時にパターニング形成されコンタクト孔を介しそ
れぞれ配線導体に接続される。従つて、抵抗素子
個々の抵抗値は主抵抗の拡散抵抗とコンタクト孔
の抵抗分との和となり、更にコーナー部があれば
コーナ個数に比例したコーナ抵抗分が加わつたも
のとなる。すなわち、半導体抵抗素子の基板上の
抵抗値Ｒは、拡散抵抗の層抵抗をρS、抵抗幅およ
び抵抗長をそれぞれＷおよびＬ、また、コンタク
ト孔１個当りの抵抗分をRCとし更にｎ個のコー
ナが形成されているといすると、一般に次式が示
す通りとなる。
純物を拡散する所謂拡散抵抗として形成される場
合が多く、バイポーラ構造であればベース領域の
形成と同一工程で、またMOS構造であればウエ
ル領域または高不純物層の形成と共にそれぞれ同
時にパターニング形成されコンタクト孔を介しそ
れぞれ配線導体に接続される。従つて、抵抗素子
個々の抵抗値は主抵抗の拡散抵抗とコンタクト孔
の抵抗分との和となり、更にコーナー部があれば
コーナ個数に比例したコーナ抵抗分が加わつたも
のとなる。すなわち、半導体抵抗素子の基板上の
抵抗値Ｒは、拡散抵抗の層抵抗をρS、抵抗幅およ
び抵抗長をそれぞれＷおよびＬ、また、コンタク
ト孔１個当りの抵抗分をRCとし更にｎ個のコー
ナが形成されているといすると、一般に次式が示
す通りとなる。
Ｒ＝2RC＋ρS・Ｌ／Ｗ＋ρS／２・ｎ (1)
しかしながら、通常のパターニング工程では不
純物拡散により抵抗幅に横拡がりが生じるので、
マスク・パターンの寸法を抵抗幅の設計値Ｗに等
しく設定すると基板上に形成される抵抗素子の抵
抗値は式(1)とは多少異なつた式(2)に示すものとな
る。
純物拡散により抵抗幅に横拡がりが生じるので、
マスク・パターンの寸法を抵抗幅の設計値Ｗに等
しく設定すると基板上に形成される抵抗素子の抵
抗値は式(1)とは多少異なつた式(2)に示すものとな
る。
R′＝2RC＋ρS・α・Ｌ／Ｗ＋ρS／２・ｎ (2)
ここで、αは一般に抵抗幅補正係数と呼ばれる
もので、経験的に定め得る量である。
もので、経験的に定め得る量である。
従つて、従来の半導体抵抗素子の全ては、この
拡散層の横拡がり現象を考慮しマスク・パターン
を抵抗幅の設計値Ｗより△Ｗだけ狭めたW0に設
定してそれぞれ形成される。
拡散層の横拡がり現象を考慮しマスク・パターン
を抵抗幅の設計値Ｗより△Ｗだけ狭めたW0に設
定してそれぞれ形成される。
しかしながら、この手法は個々の抵抗素子が式
(1)に従う抵抗値をもつように、しなわち、良好な
絶対精度をもつように形成するには有効ではある
が、複数個の抵抗素子の比精度よく形成する場合
には単純に導入することができない。既に述べた
ように、半導体基板上に規定の相対比をもつよう
に複数個の抵抗素子を形成するには３つの手法が
ある。このうち、形状の全く等しい複数個の抵抗
素子を所望の相対比に合わせて直列接続する手法
は、拡散層の横拡がりによる影響が全ての抵抗素
子に対して平等に生じるので最も比精度のよい複
数個の抵抗群を形成することができる。しかし、
この配列手法は大きな占有面積を必要とするので
必ずしも得策ではない。従つて、半導体素子を縮
小化が益々進められる今日では専ら抵抗幅を所望
の相対比に設定する手法が推進される。
(1)に従う抵抗値をもつように、しなわち、良好な
絶対精度をもつように形成するには有効ではある
が、複数個の抵抗素子の比精度よく形成する場合
には単純に導入することができない。既に述べた
ように、半導体基板上に規定の相対比をもつよう
に複数個の抵抗素子を形成するには３つの手法が
ある。このうち、形状の全く等しい複数個の抵抗
素子を所望の相対比に合わせて直列接続する手法
は、拡散層の横拡がりによる影響が全ての抵抗素
子に対して平等に生じるので最も比精度のよい複
数個の抵抗群を形成することができる。しかし、
この配列手法は大きな占有面積を必要とするので
必ずしも得策ではない。従つて、半導体素子を縮
小化が益々進められる今日では専ら抵抗幅を所望
の相対比に設定する手法が推進される。
ところで、この配列手法に従うと、例えば相対
比４：１をもつ２つの抵抗素子は基板上では逆に
抵抗幅が１：４になるように正確に形成されてい
なければならない。ここで、従来の抵抗形成技術
によると、これら２つの抵抗素子は一方の抵抗幅
を基準に作成したW0および4W0のパターン幅を
備えたマスクによつて形成される。すなわち、拡
散層の横拡がりの影響は２つの抵抗素子間に差異
が全くないとの考えに基づいて抵抗形成が行なわ
れている。しかしながら、現実には抵抗幅の小さ
な一方の抵抗素子に対する横拡がりの影響は抵抗
幅が広い他方に対するものに比べると無視できな
い程大きい。すなわち、W0および4W0のパター
ン幅に設定されたマスクを用いると基板上にはそ
れぞれ（ρS・Ｌ／W0＋△Ｗ）および（ρS・Ｌ／
4W0＋△Ｗ）の主抵抗をもつた２つの抵抗素子が
形成されるようになり、横拡がりの影響は一方に
のみ大きく影響して所望の相対比をもたせること
ができない。例えば、W0＝10μｍ、△Ｗ＝1μｍと
仮定すると抵抗比（4W0＋△Ｗ）／（W0＋△Ｗ）
は約3.73となり所望の相対比４からは可成りズレ
たものとなる。すなわち、従来の抵抗形成技術に
従い抵抗幅の異なる複数個の抵抗素子を形成する
と、抵抗幅の比率が期待とは可成りズレたものと
なるので抵抗素子間に所望の比精度をもたせるこ
とができない。
比４：１をもつ２つの抵抗素子は基板上では逆に
抵抗幅が１：４になるように正確に形成されてい
なければならない。ここで、従来の抵抗形成技術
によると、これら２つの抵抗素子は一方の抵抗幅
を基準に作成したW0および4W0のパターン幅を
備えたマスクによつて形成される。すなわち、拡
散層の横拡がりの影響は２つの抵抗素子間に差異
が全くないとの考えに基づいて抵抗形成が行なわ
れている。しかしながら、現実には抵抗幅の小さ
な一方の抵抗素子に対する横拡がりの影響は抵抗
幅が広い他方に対するものに比べると無視できな
い程大きい。すなわち、W0および4W0のパター
ン幅に設定されたマスクを用いると基板上にはそ
れぞれ（ρS・Ｌ／W0＋△Ｗ）および（ρS・Ｌ／
4W0＋△Ｗ）の主抵抗をもつた２つの抵抗素子が
形成されるようになり、横拡がりの影響は一方に
のみ大きく影響して所望の相対比をもたせること
ができない。例えば、W0＝10μｍ、△Ｗ＝1μｍと
仮定すると抵抗比（4W0＋△Ｗ）／（W0＋△Ｗ）
は約3.73となり所望の相対比４からは可成りズレ
たものとなる。すなわち、従来の抵抗形成技術に
従い抵抗幅の異なる複数個の抵抗素子を形成する
と、抵抗幅の比率が期待とは可成りズレたものと
なるので抵抗素子間に所望の比精度をもたせるこ
とができない。
本発明の目的は、上記の状況に鑑み、抵抗幅の
異なる複数個の半導体抵抗素子を基板上に比精度
良く形成し得る半導体装置の製造方法を提供する
ことである。
異なる複数個の半導体抵抗素子を基板上に比精度
良く形成し得る半導体装置の製造方法を提供する
ことである。
本発明によれば、半導体装置の製造方法は、半
導体基板上に不純物の拡散領域幅を異ならせて抵
抗比の異なる複数個の半導体抵抗素子を形成する
抵抗素子のパターニング工程を含む半導体装置の
製造方法において、前記抵抗素子のパターニング
工程で用いるマスクの抵抗パターン幅が前記抵抗
素子の一つのパターン幅W0と不純物拡散により
見込まれる拡散領域の横拡がり幅△Ｗとを基準に
してそれぞれmW0＋（ｍ−１）△Ｗ（ただし、ｍ
は前記基準抵抗素子との抵抗比）に設定されるこ
とを含む。
導体基板上に不純物の拡散領域幅を異ならせて抵
抗比の異なる複数個の半導体抵抗素子を形成する
抵抗素子のパターニング工程を含む半導体装置の
製造方法において、前記抵抗素子のパターニング
工程で用いるマスクの抵抗パターン幅が前記抵抗
素子の一つのパターン幅W0と不純物拡散により
見込まれる拡散領域の横拡がり幅△Ｗとを基準に
してそれぞれmW0＋（ｍ−１）△Ｗ（ただし、ｍ
は前記基準抵抗素子との抵抗比）に設定されるこ
とを含む。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の第１の実施例を示すマスク・
パターンおよびパターニングされた半導体拡散抵
抗の平面図である。本実施例によれば、２つの抵
抗素子R1およびR2は半導体基板上に長さＬをそ
れぞれ等しくして４：１の抵抗比に形成される。
ここで、実線および点線はマスクおよび半導体拡
散抵抗のパターンをそれぞれ示している。また、
１ａ，１ｂおよび２ａ，２ｂはそれぞれのコンタ
クト部である。本実施例によれば、マスク・パタ
ーンは抵抗素子R1のパターン幅W0を基準として
設計され、抵抗素子R2のマスク・パターン幅は
（W0＋３△Ｗ）に設定される。ここで、△Ｗはパ
ターニングの際見込まれる拡散領域の横拡がり量
である。マスク・パターンをこのように設計する
と、パターニング工程終了後の抵抗素子R1およ
びR2の横幅はそれぞれ（W0＋△Ｗ）および
（4W0＋４△Ｗ）となり、層抵抗ρSがコンタクト
抵抗に比し充分高いと仮定すると、抵抗比（4W0
＋４△Ｗ）／（W0＋△Ｗ）は正確に４を与える
ようになる。すなわち、従来の3.73に比べきわめ
て良好な比精度をもつようになる。
パターンおよびパターニングされた半導体拡散抵
抗の平面図である。本実施例によれば、２つの抵
抗素子R1およびR2は半導体基板上に長さＬをそ
れぞれ等しくして４：１の抵抗比に形成される。
ここで、実線および点線はマスクおよび半導体拡
散抵抗のパターンをそれぞれ示している。また、
１ａ，１ｂおよび２ａ，２ｂはそれぞれのコンタ
クト部である。本実施例によれば、マスク・パタ
ーンは抵抗素子R1のパターン幅W0を基準として
設計され、抵抗素子R2のマスク・パターン幅は
（W0＋３△Ｗ）に設定される。ここで、△Ｗはパ
ターニングの際見込まれる拡散領域の横拡がり量
である。マスク・パターンをこのように設計する
と、パターニング工程終了後の抵抗素子R1およ
びR2の横幅はそれぞれ（W0＋△Ｗ）および
（4W0＋４△Ｗ）となり、層抵抗ρSがコンタクト
抵抗に比し充分高いと仮定すると、抵抗比（4W0
＋４△Ｗ）／（W0＋△Ｗ）は正確に４を与える
ようになる。すなわち、従来の3.73に比べきわめ
て良好な比精度をもつようになる。
第２図は本発明の第２の実施例を示すマスク・
パターン図である。本実施例によれば、層抵抗ρS
が比較的低い抵抗素子R3，R4を比精度良く形成
し得る。すなわち、コンタクト部が２a1〜２a4お
よび２b1〜２b4の如く少なくとも抵抗比に等しく
分割されコンタクト抵抗をそれぞれ低減できるよ
う工夫される。ここで、理解を容易にする目的で
コンタクト部は通常の表示方法によつて示されて
いる。
パターン図である。本実施例によれば、層抵抗ρS
が比較的低い抵抗素子R3，R4を比精度良く形成
し得る。すなわち、コンタクト部が２a1〜２a4お
よび２b1〜２b4の如く少なくとも抵抗比に等しく
分割されコンタクト抵抗をそれぞれ低減できるよ
う工夫される。ここで、理解を容易にする目的で
コンタクト部は通常の表示方法によつて示されて
いる。
第３図は本発明の第３の実施例を示すマスク・
パターン図である。本実施例はコーナ部を有する
抵抗比１／２の２つの抵抗素子R5，R6の形成に
実施した場合を示すものである。ここで、マス
ク・パターンは抵抗素子R5のパターン幅W0を基
準に設計され、抵抗素子R6のマスク・パターン
幅は（W0／２−△Ｗ／２）に設定される。本実
施例ではコーナ部の抵抗も考慮する必要がある
が、そのコーナ部抵抗の相対比は、格抵抗の長さ
をそれぞれ（L1＋L2）＝（L3＋L4＋L5）＝Ｌとし、
また層抵抗をρSとすると、 （ρS・Ｌ／W0＋△Ｗ＋ρS／２）／（ρS・Ｌ
／W0／２＋△Ｗ／２＋2ρS／２）＝１／２ となるので、前実施例と同様にきわめて良好な比
精度を持つて形成される。
パターン図である。本実施例はコーナ部を有する
抵抗比１／２の２つの抵抗素子R5，R6の形成に
実施した場合を示すものである。ここで、マス
ク・パターンは抵抗素子R5のパターン幅W0を基
準に設計され、抵抗素子R6のマスク・パターン
幅は（W0／２−△Ｗ／２）に設定される。本実
施例ではコーナ部の抵抗も考慮する必要がある
が、そのコーナ部抵抗の相対比は、格抵抗の長さ
をそれぞれ（L1＋L2）＝（L3＋L4＋L5）＝Ｌとし、
また層抵抗をρSとすると、 （ρS・Ｌ／W0＋△Ｗ＋ρS／２）／（ρS・Ｌ
／W0／２＋△Ｗ／２＋2ρS／２）＝１／２ となるので、前実施例と同様にきわめて良好な比
精度を持つて形成される。
第４図は本発明の第４の実施例を示すマスク・
パターン図で、抵抗比１／２の抵抗素子R7，R8
をイオン注入法で形成する場合を示したものであ
る。この場合でもイオン注入領域の横拡がりによ
る影響を平等化することができるので、ポリシリ
コン抵抗の形成に実施した場合でもきわめて良好
な比精度をもつ２つの抵抗素子を形成し得る。以
上は説明を簡単にするため長さ方向の拡がりを全
て省略したがこれを考慮して計算式を樹てても結
果において何等変わることはない。
パターン図で、抵抗比１／２の抵抗素子R7，R8
をイオン注入法で形成する場合を示したものであ
る。この場合でもイオン注入領域の横拡がりによ
る影響を平等化することができるので、ポリシリ
コン抵抗の形成に実施した場合でもきわめて良好
な比精度をもつ２つの抵抗素子を形成し得る。以
上は説明を簡単にするため長さ方向の拡がりを全
て省略したがこれを考慮して計算式を樹てても結
果において何等変わることはない。
以上詳細に説明したように、本発明によれば、
拡散層の横拡がりの影響を抵抗幅の異なる全ての
抵抗素子に対して均等化できるので、所望の比精
度をもつ半導体抵抗素子群の形成に対しきわめて
顕著な効果を奏し得る。
拡散層の横拡がりの影響を抵抗幅の異なる全ての
抵抗素子に対して均等化できるので、所望の比精
度をもつ半導体抵抗素子群の形成に対しきわめて
顕著な効果を奏し得る。
第１図は本発明の第１の実施例を示すマスク・
パターンおよびパターニングされた拡散抵抗の平
面図、第２図は本発明の第２の実施例を示すマス
ク・パターン図、第３図は本発明の第３の実施例
を示すマスク・パターン図、第４図は本発明の第
４の実施例を示すマスク・パターン図である。 １ａ，１ｂ，２ａ，２ｂ，２a1〜２a4，２b1〜
２b4……コンタクト部、W0……基準抵抗パター
ン幅、△Ｗ……不純物拡散により見込まれる拡散
領域の横拡がり幅、Ｌ，L1〜L5……抵抗長、R1
〜R8……半導体抵抗素子。
パターンおよびパターニングされた拡散抵抗の平
面図、第２図は本発明の第２の実施例を示すマス
ク・パターン図、第３図は本発明の第３の実施例
を示すマスク・パターン図、第４図は本発明の第
４の実施例を示すマスク・パターン図である。 １ａ，１ｂ，２ａ，２ｂ，２a1〜２a4，２b1〜
２b4……コンタクト部、W0……基準抵抗パター
ン幅、△Ｗ……不純物拡散により見込まれる拡散
領域の横拡がり幅、Ｌ，L1〜L5……抵抗長、R1
〜R8……半導体抵抗素子。
Claims (1)
- １ 半導体基板上に不純物の拡散領域幅を異なら
せて抵抗比の異なる複数個の半導体抵抗素子を形
成する抵抗素子のパターニング工程を含む半導体
装置の製造方法において、前記抵抗素子のパター
ニング工程で用いるマスクの抵抗パターン幅が前
記抵抗素子の一つのパターン幅W0と不純物拡散
により見込まれる拡散領域の横拡がり幅△Ｗとを
基準にしてそれぞれmW0＋（ｍ−１）△Ｗ（ただ
し、ｍは前記基準抵抗素子との抵抗比）に設定さ
れることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17020386A JPS6327046A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17020386A JPS6327046A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327046A JPS6327046A (ja) | 1988-02-04 |
| JPH0511669B2 true JPH0511669B2 (ja) | 1993-02-16 |
Family
ID=15900577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17020386A Granted JPS6327046A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327046A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5912357B2 (ja) * | 2011-09-14 | 2016-04-27 | ローム株式会社 | 半導体集積回路 |
-
1986
- 1986-07-18 JP JP17020386A patent/JPS6327046A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327046A (ja) | 1988-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5567977A (en) | Precision integrated resistor | |
| US4725876A (en) | Semiconductor device having at least two resistors with high resistance values | |
| JPH0511669B2 (ja) | ||
| US5204735A (en) | High-frequency semiconductor device having emitter stabilizing resistor and method of manufacturing the same | |
| JPH0997876A (ja) | 半導体装置及びその製造方法 | |
| JPS6031263A (ja) | 半導体集積回路装置 | |
| JPH05235279A (ja) | 半導体集積回路装置 | |
| JPH02122545A (ja) | セミカスタム半導体集積回路の設計方法 | |
| JP2687469B2 (ja) | 半導体装置 | |
| JPH0226789B2 (ja) | ||
| JPS6142945A (ja) | 半導体装置 | |
| JPH0127588B2 (ja) | ||
| JPH065788A (ja) | 半導体装置 | |
| JPS62134961A (ja) | 半導体集積回路装置 | |
| JPH0442827B2 (ja) | ||
| JPS6256666B2 (ja) | ||
| JPH01228159A (ja) | 半導体装置およびその製造方法 | |
| JPS6352783B2 (ja) | ||
| JPS6320864A (ja) | 半動体装置 | |
| JPH04322458A (ja) | 半導体集積回路装置 | |
| JPH0358469A (ja) | 半導体集積回路 | |
| JPH09260588A (ja) | 半導体装置 | |
| JP2534496B2 (ja) | 半導体装置の製造方法 | |
| JPH0421344B2 (ja) | ||
| JPS6316654A (ja) | 半導体装置 |