JPS62134961A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62134961A JPS62134961A JP27645785A JP27645785A JPS62134961A JP S62134961 A JPS62134961 A JP S62134961A JP 27645785 A JP27645785 A JP 27645785A JP 27645785 A JP27645785 A JP 27645785A JP S62134961 A JPS62134961 A JP S62134961A
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- JP
- Japan
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- type
- resistance
- oxide film
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、−ｉ電形の層内に他導電形の領域を形成して
なる抵抗素子を有する半導体４Ｉｉ積回路装置に関する
。
なる抵抗素子を有する半導体４Ｉｉ積回路装置に関する
。
半導体集積回路装置の抵抗素子は、第２図に示すように
例えばｐ形のンリコン基板１の上に形成されたｎ形エピ
タキシャル層２の表面から選択拡散法により所定のψｉ
ｉｗ＋、ｉさ、長さと不純物１度を有する９層４を、バ
イポーラトランジスタのベース領域形成と同時に作成す
る方法、第３図に示すようにｎ形エピタキシャル層２内
に分離層３を形成する拡散の際、所定の幅りと長さのｎ
ＦＪ ６を残す方法がある。ｐＨ４，ｎＪｉ６はいず
れも表面を覆うｗＡ緑膜の開口部に対向する端子部５に
接触する配線により他の素子と接続される。しかし第２
図に示した方法は、ホトエツチングで形成されるマスク
の寸法に左右される選択拡散の幅−１の制御が難しいた
め、抵抗値の絶対値のばらつきに少なくとも±２０％を
見込む必要があるという欠点を存している。一方、第３
図に示した方法は、不純物濃度が比較的高く、かつ拡散
潔さが深い工程を使用しているため、抵抗値のばらつき
を±５０％程度見込む必要があるという欠点を有してい
る。 第２図に示した方法の欠点に対しては、二つの拡散抵抗
の比を利用して選択拡散幅の変動を補償する方法などが
用いられるが手数がかかる。また第３図に示した方法は
、比較的抵抗の絶対値精度の要求がゆるやかな用途に限
って使用されてきた。
例えばｐ形のンリコン基板１の上に形成されたｎ形エピ
タキシャル層２の表面から選択拡散法により所定のψｉ
ｉｗ＋、ｉさ、長さと不純物１度を有する９層４を、バ
イポーラトランジスタのベース領域形成と同時に作成す
る方法、第３図に示すようにｎ形エピタキシャル層２内
に分離層３を形成する拡散の際、所定の幅りと長さのｎ
ＦＪ ６を残す方法がある。ｐＨ４，ｎＪｉ６はいず
れも表面を覆うｗＡ緑膜の開口部に対向する端子部５に
接触する配線により他の素子と接続される。しかし第２
図に示した方法は、ホトエツチングで形成されるマスク
の寸法に左右される選択拡散の幅−１の制御が難しいた
め、抵抗値の絶対値のばらつきに少なくとも±２０％を
見込む必要があるという欠点を存している。一方、第３
図に示した方法は、不純物濃度が比較的高く、かつ拡散
潔さが深い工程を使用しているため、抵抗値のばらつき
を±５０％程度見込む必要があるという欠点を有してい
る。 第２図に示した方法の欠点に対しては、二つの拡散抵抗
の比を利用して選択拡散幅の変動を補償する方法などが
用いられるが手数がかかる。また第３図に示した方法は
、比較的抵抗の絶対値精度の要求がゆるやかな用途に限
って使用されてきた。
本発明は、上述の問題点を解決して抵抗値の絶対値精度
の高い抵抗素子を有する半導体シリコン装置を提供する
ことを目的とする。
の高い抵抗素子を有する半導体シリコン装置を提供する
ことを目的とする。
本発明によれば、抵抗素子が、第一導電形の層の中に形
成された所定の幅、深さ、長さを有する第二導電形の層
と、第二導電形の層により幅、深さ１ 長さの３方向を
所定の寸法に区切られた第−Ｒ’Ｅ形の層によりそれぞ
れ形成され、両抵抗素子が直列接続されてなることによ
り、選択拡散の幅の変動が両抵抗の大きさには逆に影響
するため、相殺されて所期の抵抗値の素子を得ることが
でき、上記の目的が達成される。
成された所定の幅、深さ、長さを有する第二導電形の層
と、第二導電形の層により幅、深さ１ 長さの３方向を
所定の寸法に区切られた第−Ｒ’Ｅ形の層によりそれぞ
れ形成され、両抵抗素子が直列接続されてなることによ
り、選択拡散の幅の変動が両抵抗の大きさには逆に影響
するため、相殺されて所期の抵抗値の素子を得ることが
でき、上記の目的が達成される。
第１図は本発明の一実施例における抵抗素子を示し、第
２．第３図と共通の部分には同一の符号が付されている
。この抵抗素子は第２図の場合のようにｎ形エピタキシ
ャル層２内に形成された９層４の抵抗と、分離層３およ
びｐ形埋込層７に囲まれた３貫域内に表面より９層８を
形成することにより残されたｎ ＦＪ ６の抵抗とを利
用し、図示しない配線によりこの両抵抗を直列に接続し
たものである。 第４図は、このような抵抗素子の製造工程を示す、ｐ形
基板１にほう素の拡散により埋込拡散層７を形成（図ａ
）、基板の上にｎ形エピタキシャルＩｉ！２を成長させ
（図ｂ）、エピタキシャル層２の表面にホトプロセスを
用いて酸化膜パターン９１を設け（図Ｃ）、このパター
ンの開口部よりの拡散により分ＭＮ３を形成する （図
ｄ）０次いでエピタキシャル層２の表面を酸化膜で覆い
、あらためて酸化膜パターン９２を設け（図ｅ）、はう
素の拡散により抵抗ｊｉ４および９層８を形成する （
図ｆ）、 この拡散はトランジスタのベース層拡散と同
時に行なうが、ＦＪ８が層７に達するようにする つい
でいずれもｐ形の分離１ｉ３．表面拡散層８、埋込拡散
層７により囲まれたｎ形抵抗層６およびｐ形砥抗層４の
両端の端子部５に開口部を有する酸化膜パターン９３を
設け（図ｇ）、さらにそれらの開口部において接触する
配線パターン１０を形成し、この配線によりｎ形抵抗４
とｐ形抵抗６を直列接続する。 このようにして形成されたｐ形抵抗４の抵抗値は、ベー
ス拡散の深さに依存する深さと、酸化膜パターン９２の
開口部の長さおよび幅−１に依存する長さと幅とによっ
て決まる。またｎ形抵抗６の抵抗値は、埋込拡散層の厚
さに依存する深さと、ｐ形Ｎ８の拡散のための酸化膜パ
ターンの残部の長さおよび幅讐、に依存する長さと幅と
によって決まる。このうち酸化膜のホトエツチングのば
らつきによって変動する１、讐コが最も抵抗値の変動に
結び付く、シかし、例えばエツチング過度で−、が大き
くなることｔよ−、が小さくなることを意味し、抵抗１
１！４．６の抵抗値の変動が互いに打ち消し合うのでこ
れらを直列に接続した抵抗素子の抵抗絶対値のばらつき
は小さくなる。
２．第３図と共通の部分には同一の符号が付されている
。この抵抗素子は第２図の場合のようにｎ形エピタキシ
ャル層２内に形成された９層４の抵抗と、分離層３およ
びｐ形埋込層７に囲まれた３貫域内に表面より９層８を
形成することにより残されたｎ ＦＪ ６の抵抗とを利
用し、図示しない配線によりこの両抵抗を直列に接続し
たものである。 第４図は、このような抵抗素子の製造工程を示す、ｐ形
基板１にほう素の拡散により埋込拡散層７を形成（図ａ
）、基板の上にｎ形エピタキシャルＩｉ！２を成長させ
（図ｂ）、エピタキシャル層２の表面にホトプロセスを
用いて酸化膜パターン９１を設け（図Ｃ）、このパター
ンの開口部よりの拡散により分ＭＮ３を形成する （図
ｄ）０次いでエピタキシャル層２の表面を酸化膜で覆い
、あらためて酸化膜パターン９２を設け（図ｅ）、はう
素の拡散により抵抗ｊｉ４および９層８を形成する （
図ｆ）、 この拡散はトランジスタのベース層拡散と同
時に行なうが、ＦＪ８が層７に達するようにする つい
でいずれもｐ形の分離１ｉ３．表面拡散層８、埋込拡散
層７により囲まれたｎ形抵抗層６およびｐ形砥抗層４の
両端の端子部５に開口部を有する酸化膜パターン９３を
設け（図ｇ）、さらにそれらの開口部において接触する
配線パターン１０を形成し、この配線によりｎ形抵抗４
とｐ形抵抗６を直列接続する。 このようにして形成されたｐ形抵抗４の抵抗値は、ベー
ス拡散の深さに依存する深さと、酸化膜パターン９２の
開口部の長さおよび幅−１に依存する長さと幅とによっ
て決まる。またｎ形抵抗６の抵抗値は、埋込拡散層の厚
さに依存する深さと、ｐ形Ｎ８の拡散のための酸化膜パ
ターンの残部の長さおよび幅讐、に依存する長さと幅と
によって決まる。このうち酸化膜のホトエツチングのば
らつきによって変動する１、讐コが最も抵抗値の変動に
結び付く、シかし、例えばエツチング過度で−、が大き
くなることｔよ−、が小さくなることを意味し、抵抗１
１！４．６の抵抗値の変動が互いに打ち消し合うのでこ
れらを直列に接続した抵抗素子の抵抗絶対値のばらつき
は小さくなる。
本発明は、半導体集積回路装置の抵抗素子を１回の選択
拡散の際に形成される拡散抵抗層と拡散層によって区切
られた逆導電形の残留領域からなる抵抗層との直列接続
により造るもので、同一工程での選択拡散の変動が両抵
抗層の抵抗値の変動に対して逆に働くため、抵抗素子の
抵抗絶対値の精度が向上し、集積回路の特性向上に極め
て存効になる。
拡散の際に形成される拡散抵抗層と拡散層によって区切
られた逆導電形の残留領域からなる抵抗層との直列接続
により造るもので、同一工程での選択拡散の変動が両抵
抗層の抵抗値の変動に対して逆に働くため、抵抗素子の
抵抗絶対値の精度が向上し、集積回路の特性向上に極め
て存効になる。
【図面の簡単な説明】
第１図は本発明の一実施例の抵抗素子部を切断して示し
た斜視図、第２図は従来の抵抗素子の一例の切断斜視図
、第３図は従来の抵抗素子の他の例の切断斜視図、第４
図は第１図の抵抗素子の製造工程を順次示す断面図であ
る。 １＝シリコン基板、２：エピタキシャル層、３：分離拡
散層、４：ｐ形抵抗、５：端子部、６：ｎ形抵抗、７：
埋込拡散層、８：ｐ膨拡散層、１０：配線パターン、′
７！−：゛ ″二゛ 一嘲纏− 鮪人弁２デ上・ ｔヱ、 口 ｘ４オ −、
′第３図 第４図
た斜視図、第２図は従来の抵抗素子の一例の切断斜視図
、第３図は従来の抵抗素子の他の例の切断斜視図、第４
図は第１図の抵抗素子の製造工程を順次示す断面図であ
る。 １＝シリコン基板、２：エピタキシャル層、３：分離拡
散層、４：ｐ形抵抗、５：端子部、６：ｎ形抵抗、７：
埋込拡散層、８：ｐ膨拡散層、１０：配線パターン、′
７！−：゛ ″二゛ 一嘲纏− 鮪人弁２デ上・ ｔヱ、 口 ｘ４オ −、
′第３図 第４図
Claims (1)
- 【特許請求の範囲】 １）抵抗素子が、第一導電形の層の中に形成された所定
の幅、深さ、長さを有する第二導電形の層と、第二導電
形の層により幅、深さ、長さの３方向を所定の寸法に区
切られた第一導電形の層によりそれぞれ形成され、両抵
抗素子が直列接続されてなることを特徴とする半導体集
積回路装置。 ２）特許請求の範囲第１項記載の装置において、第一導
電形の層を深さ方向に区切る第二導電形の層が埋込拡散
層であることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27645785A JPS62134961A (ja) | 1985-12-09 | 1985-12-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27645785A JPS62134961A (ja) | 1985-12-09 | 1985-12-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134961A true JPS62134961A (ja) | 1987-06-18 |
Family
ID=17569703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27645785A Pending JPS62134961A (ja) | 1985-12-09 | 1985-12-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122545A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | セミカスタム半導体集積回路の設計方法 |
-
1985
- 1985-12-09 JP JP27645785A patent/JPS62134961A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122545A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | セミカスタム半導体集積回路の設計方法 |
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