JPH01166560A - ペデスタル構造を有する相補型半導体装置の製造方法 - Google Patents

ペデスタル構造を有する相補型半導体装置の製造方法

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JPH01166560A
JPH01166560A JP63239880A JP23988088A JPH01166560A JP H01166560 A JPH01166560 A JP H01166560A JP 63239880 A JP63239880 A JP 63239880A JP 23988088 A JP23988088 A JP 23988088A JP H01166560 A JPH01166560 A JP H01166560A
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polysilicon
dielectric layer
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Daniel N Koury
ダニエル・エヌ・コウリー
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 E産業上の利用分野コ 本発明は一般的にはペデスタル構造を有する相補型半導
体装置の製造方法に関する。
[従来の技術] 一般に、他の応用と同様、ディジタルおよびリニアバイ
ポーラ回路において、高性能でしかも比較的小さなスペ
ースですむ相補型の半導体装置を備えることが望まれる
。これによって回路設計の柔軟性が大きくなる。半導体
装置はペデスタル構造を採用することによって、比較的
小さなスベー・スで製造できるようになる。しかし、従
来技術は費用が多くかかり、また同一の基板に相補的な
分離されたPNPトランジスタおよびNPNトランジス
タを処理する多くの処理工程を必要とするという欠点が
あった。本発明は付加的なマスク工程およびドープ工程
を組入れることによって同一の基板に相補的な分離され
たPNPトランジスタおよびNPNトランジスタを形成
することを可能にする。
[課題を解決するための手段および作用コ本発明はペデ
スタル構造を有する相補型半導体装置の製造方法に関す
る。また、本発明は相補的な分離されたPNPトランジ
スタおよびNPNトランジスタを同一基板に同時に形成
することを可能にする。最初の誘電体層を基板に形成し
た後、ポリシリコン層を形成し、次にパターン形成しか
つエッチする。次に、ポリシリコン層のいくつかのエッ
チ部分を第1の導電型でドープし、ポリシリコン層の他
のエッチ部分を第2の導電型でドープする。別の誘電体
層の形成に続いて、同じ態様で第2のポリシリコン層を
形成し、パターン形成し、エッチしかつドープする。各
々のエッチされたポリシリコン層は異なった導電型を含
むから、相補的な分離されたPNPトランジスタおよび
NPNトランジスタを同一基板に同時に形成できる。
・また、本発明を用いてシリコン・オン・インシュレー
タ過程を実施できるので基板の相互作用(substr
ate 1nteractions)による問題を解決
できる。
本発明の目的は、分離されたPNPトランジスタおよび
NPNトランジスタを同一基板に同時に形成される、ペ
デスタル構造を有する相補型半導体装置の新規かつ改良
された製造方法を提供することである。
本発明の他の目的は、高性能でかつ回路設計の大きな柔
軟性が得られる、ペデスタル構造を有する相補型半導体
装置の新規かつ改良された製造方法を提供することであ
る。
本発明の更に他の目的は、エッチされたポリシリコン層
を複数の導電型でドープできる、ペデスタル構造を有す
る相補型半導体装置の新規かつ改良された製造方法を提
供することである。
本発明の更に他の目的は、誘電体拡散障壁が基板の相互
作用を減少するように形成される、ペデスタル構造を有
する相補型半導体装置の新規かつ改良された製造方法を
提供することである。
[実施例コ 第1図〜第6図には、ペデスタル構造を有する相補型半
導体装置の、種々の処理段階における各部の高拡大断面
図が示されている。最初に、第1の基板10を用意し、
その上に第1の誘電体層12を形成する。一般に、基板
10は単結晶シリコンの半導体基板であるが、当業者に
は他の種類の基板を用いてもよいことが理解できるであ
ろう。
第1のポリシリコン層14を第1の誘電体層12上に形
成し、それを所定の態様でパターン形成し、エッチする
。次に、エッチされた第1のポリシリコン層14を複数
の導電型でドープできるように大きめのブロックアウト
マスクを用いる。この実施例では、第1のポリシリコン
層14の領域を最初にP+ドーパントでドープし、次に
第1のポリシリコン層14の他の領域をN+トド−ント
でドープする。本発明において種々のドーピング法を用
いることができるが、本実施例ではイオンインプランテ
ーションを用いる。
第1のポリシリコン層14をエッチし、複数の導電型で
ドープした後、第2の誘電体層16を第1のポリシリコ
ン層14の各領域間および第1のポリシリコン層14上
に形成する。第2のポリシリコン層18を第2の誘電体
層16上に形成する。
第2のポリシリコン層18を第1のポリシリコン層14
と同様の態様で、パターン形成、エッチ、ドープする。
半導体装置が適切に作動するように、第1のポリシリコ
ン@14および第2のポリシリコン層18の対応領域は
図示のように反対導電型でドープするということは当業
者に理解できるでおろう。
第2のポリシリコン層18のドーピングに続いて第3の
誘電体領域20を第2のポリシリコン層18の各領域間
および第2のポリシリコン層18上に形成する。第3の
誘電体領域20を第2のポリシリコン層18上に形成し
た後、第1の開口22および第2の開口24を形成する
。開口22および24は両方とも第1、第2のポリシリ
コン層14.18とともに、第1、第2、第゛3の誘電
体層12.16.20を貫通する。開口22および24
は更に第1の基板10まで延びる。
第7図および第8図には、本発明の第1の実施例を示す
ペデスタル構造を有する相補型半導体装置の、種々の処
理段階における各部の高拡大断面図が示されている。
開口22.24の形成に続いて、第1のエピタキシャル
@26および第2のエピタキシャル層28をそれぞれ第
1の開口22および第2の開口24内に形成する。エピ
タキシャル領域26.28はそれぞれ開口22.24の
頂部まで延びる。
この実施例では、エピタキシャル領域26.28は基板
10上に選択的に成長させ、単結晶シリコン材料で構成
されている。次に、エピタキシャル領域26.28の形
成中かその直後に、第1のコレクタ30を第1のエピタ
キシャル領域26に形成し、また第2のコレクタ32を
第2のエピタキシャル領域28に形成する。本実施例で
は、コレクタ30.32はイオンインプランテーション
によって形成するが、他の多くの周知の方法でも形成で
きることが理解されるべきである。
エピタキシャル領域26.28の形成に続いて、第4の
誘電体層34を第3の誘電体層20およびエピタキシャ
ル領域26.28上に形成する。第1のベース36およ
び第2のベース38をそれぞれエピタキシャル領域26
および28に、第4の誘電体層34の形成の前後のいず
れかに形成する。
ベース36.38を第4の誘電体層34の形成以前に形
成する場合は、エピタキシャル領域26.28の形成中
またはその直後に形成できる。ベース36.38は周知
の多くの方法で形成できるが、本実施ではイオンインプ
ランテーションを用いる。
コレクタ30.32は第1のポリシリコン層14に接続
され、一方ベース36.38は第2のポリシリコン層1
8に接続されている。エピタキシャル領域26の各領域
はエピタキシャル28の各領域とは異なった導電型を有
することに注意すべきである。通常、エピタキシャル領
域26.28の各領域は反対導電型を有する。これは、
ブロックアウトマスクまたは当業者には自明の他の方法
を用いてエピタキシャル領域26.28を別々に形成す
ることによって実現できる。エピタキシャル領域26.
28の各領域の導電型・はそれらが結合されているポリ
シリコン層の各領域、に対応する。
次に、側壁スペーサ誘電体層40を第4の誘電体層34
上に形成する。しかし、第4の誘電体層34は、付加的
な側壁スペーサ誘電体層40を形成するよりもむしろそ
れ自身側壁スペーサ誘電体層として用いることができる
ことが理解されるべきである。いずれの場合も、側壁ス
ペーサ誘電体層40の一部をエッチ除去してエピタキシ
ャル領域26.28を露出する。これによって側壁スペ
ーサ42が形成され、また、第1エミツタコンタクト開
口56および第2エミツタコンタクト開口58がそれぞ
れ側壁スペーサ42間のエピタキシャル領域26および
28上に形成される。側壁スペーサ42は、エピタキシ
ャル領域26.28上に延び、エミッタの寸法を限定す
る働きをなす誘電体材料の部分である。こうして第1の
エミッタ44および第2のエミッタ46をそれぞれエピ
タキシャル領域26および28に形成できる。再言する
と、エミッタ44.46をこの時点で形成する場合、他
の方法も用いることができるが本実施例ではイオンイン
プランテーションを用いる。次に、第1のポリシリコン
層14の各領域に延びるように、第1のコレクタコンタ
クト開口48、第2のコレクタコンタクト開口50をエ
ツチングする。同様にして、第1のベースコンタクト開
口52、第2のベースコンタクト開口54がエツチング
され第2のポリシリコン層18の各領域に延びる。
第9図には、ペデスタル構造を有する相補型半導体装置
の一部の第1実施例の高拡大断面図が示されている。コ
ンタクトポリシリコンロ0をコレクタコンタクト開口4
8.50、ベースコンタクト開口52.54およびエミ
ッタコンタクト開口56.58に形成する。ここでコン
タクト開口の一部または全部においてコンタクトポリシ
リコンロ0の代りに金属または金属シリサイドを用いて
もよいことが理解されるべきである。金属は選択的また
は非選択的に被着し、周知の方法で平坦化(plana
rize)できる。応用によっては、ポリシリコン以外
の材料が低抵抗および軟材料の平坦化の容易さのために
望まれることもある。
コンタクトポリシリコンロ0を形成した後、それを選択
的にドープして種々の領域におけるその導電型が、それ
が接触する第1ポリシリコン層14、第2ポリシリコン
層18の各領域またはエピタキシャル領域26.28の
エミッタ領域のそれと対応するようにする。第1のエミ
ッタ44および第2のエミッタ46は、それらが前述の
ように形成されていなかった場合はこの時点で形成して
もよい。コンタクトポリシリコンロ0をエミッタコンタ
クト開口56.58にドープした後、該エミッタコンタ
クト開口56.58内のコンタクトポリシリコンロ0を
拡散してエミッタ44.46を形成できる。コンタクト
ポリシリコンロ0のドーピングの後、電気的コンタクト
62をコレクタコンタクト開口48.50.ベースコン
タクト開口52.54およびエミッタコンタクト開口5
6.58に形成する。電気的コンタクト62は多くの導
電性材料で形成できるが、本実施例では金属でできてい
る。
ペデスタル構造を有する相補型半導体装置のこの第1の
実施例は第1の基板10上のドーピングを必要とすると
いうことが理解されるべきである。
第1の基板10と同じコレクタ極性をもつトランジスタ
が電気的に結合されないように素子分離をしなければな
らない。素子分離は周知の方法で行なわれる。
第10図〜第12図には、ペデスタル構造を有する相補
型半導体装置の第2の実施例の各部の種々の処理段階に
おける高拡大断面図が示されている。開口22.24の
形成(第6図)に続いて、エピタキシャル領域26’ 
、28’をそれぞれ開口22.24に形成する。エピタ
キシャル領域26’ 、28’の形成中またはその直後
、コレクタ30’ 、32’ をそこに形成する。前の
実施例と同様、コレクタ30’ 、32’は周知の多く
の方法で形成できるが、本実施例ではイオンインプラン
テーションを用いる。
エピタキシャル領域26’ 、28’の形成に続いて、
第4の誘電体層34′を第3の誘電体層20’上ととも
にエピタキシャル領域26′ 、28′上に形成する。
次に、誘電体拡散障壁層64を第4の誘電体層34′上
に形成する。典型的には、誘電体拡散障壁層64はエピ
タキシャル領域26’ 、28’ と第2の基板66と
の間の良好な分離体として作用する窒化シリコン材料で
ある。次に、第2の基板66を誘電体拡散障壁層64に
接着する。この場合通常、エポキシ接着法を用いるが他
の方法を用いてもよい。1987年7月31日に出願さ
れ、米国出願番@ 079,984 (モトローラ社整
理番号5C05963P)の°’Process fo
rMakin(l an InVerted Sili
con−On−InsulatorSemiconcl
uctor [)evice tlaving a P
edestalstructure”と題する同時係属
出願を参照。また、第2の基板66はエピタキシャル領
域26′ 、28′から分離されているから、周知の多
くの材料で形成してよい。
第2の基板66を誘電体拡散障壁層64に接着した後、
相補型半導体装置を反転し、第1の基板10′を除去す
る(第11図参照)。その除去後、エピタキシャル領域
26’ 、28’をエッチバックして、それらがもとも
と第1の基板10に接触している第1の誘電体層12′
の第1の表面68から一定距離だけ下に存在するように
する。このエツチングによって、基板10′の除去の間
に損傷したかもしれないエピタキシャル領域26′ 、
28′の各部が除去できるようになる。また、反転およ
びエツチングによって、エピタキシャル領域26’ 、
28’のエミッタ領域となるものに高品質の材料を用意
できる。エピタキシャル領域26’ 、28’のエツチ
ングに続いて、第1のベース36′、第2のベース38
′をそれぞれエピタキシャル領域26’ 、28’に形
成する。再言すると、前の実施例と同様、ベース36′
 、38′は他の周知の方法を用いても形成できるが、
ここではイオンインプランテーションによって形成する
第11図〜第12図において、ベース36′、38′を
形成した後、側壁スペーサ誘電体層40’を第1の誘電
体層12′およびエピタキシャル領域26’ 、28’
の上に形成する。再言すると、側壁スペーサ誘電体層4
0’の各部をエッチ除去してエピタキシャル領域26’
 、28’を露出する。これによって側壁スペーサ42
′を形成できる。前述したように、側壁スペーサ42′
によってエミッタ44’ 、46’の寸法が限定できる
ようになる。前述したように、エミッタ44’ 、46
’は第1の実施例に示した2つの方法の1つで形成でき
る。また、コレクタコンタクト開口48’ 、50’お
よびベースコンタクト開口52’ 、54’を対応する
ポリシリコン層に延びるようにエッチし、エミッタコン
タクト開口56’ 、58’ とともにコンタクトポリ
シリコンロ0’で充填する。前述したように、コンタク
トポリシリコンロ0をドープし、電気的コンタクト62
′を前述したように形成する。また、前述した種々の誘
電体層は酸化物、窒化物、またはそれらの組合せでよい
。バイポーラ半導体装置が示されかつ述べられたが、米
国出願番号079,984 (モトローラ社整理番号5
C05963P)の°’Process forMak
ing an Inverted Silicon−o
n−InsulatorSemiconductor 
DeViCe HaVinq a Pedestals
tructure”と題する同時係属出願に開示された
態様で、本発明を用いて相補型のMO3装置も製造でき
る。
【図面の簡単な説明】
第1図から第6図までは、ペデスタル構造を有する相補
型半導体装置の、種々の処理段階における各部の高拡大
断面図である。 第7図および第8図は、本発明の第1の実施例を示すペ
デスタル構造を有する相補型半導体装置の、種々の処理
段階における各部の高拡大断面図でおる。 第9図は、本発明の第1の実施例を示すペデスタル構造
を有する相補型半導体装置の各部の高拡大断面図である
。 第10図および第11図は、本発明の第2の実施例を示
すペデスタル構造を有する相補型半導体装置の、種々の
処理段階における各部の高拡大断面図である。 第12図は、本発明の第2の実施例を示すペデスタル構
造を有する相補型半導体装置の各部の高拡大断面図であ
る。 10・・・第1の基板、 12・・・第1の誘電体層、
14・・・第1のポリシリコン層、 16・・・第2の誘電体層、 18・・・第2のポリシリコン層、 20・・・第3の誘電体層、 22・・・第1の開口、
24・・・第2の開口、 26・・・第1のエピタキシャル領域、28・・・第2
のエピタキシャル層、 30.32・・・コレクタ、 34・・・第4の誘電体層、 36.38・・・ベース
、40・・・側壁スペーサ誘電体層、 42・・・側壁スペーサ、 44.46・・・エミッタ
、48.50・・・コレクタコンタクト開口、52.5
4・・・ベースコンタクト開口、56.58・・・エミ
ッタコンタクト開口、60・・・コンタクトポリシリコ
ン、 62・・・電気的コンタクト、 64・・・誘電体拡散障壁層、 66・・・第2の基板
。 ?IC!−−I F”10.2 F”10.6 F”10.6 PIO,7 F’lG;!、8 F’1O−9 PIC!、10 F’IC!、7 / ?IO,−12

Claims (1)

  1. 【特許請求の範囲】 1、第1の基板を用意する工程、 該第1の基板上に第1の誘電体層を形成する工程、 該第1の誘電体層上に第1のポリシリコン層を形成する
    工程、 該第1のポリシリコン層を所定の態様でパターン形成し
    かつエッチングする工程、 前記第1のポリシリコン層を複数の導電型でドープする
    工程、 前記第1のポリシリコン層上に第2の誘電体層を形成す
    る工程、 該第2の誘電体胴上に第2のポリシリコン層を形成する
    工程、 該第2のポリシリコン層を所定の態様でパターン形成し
    かつエッチングする工程、 前記第2のポリシリコン層を複数の導電型でドープする
    工程、 前記第2のポリシリコン層上に第3の誘電体層を形成す
    る工程、 前記第1、第2および第3の誘電体層および前記第1お
    よび第2のポリシリコン層を貫通し、前記第1の基板か
    ら延びる複数個の開口をパターニングしかつ形成する工
    程、 前記開口にエピタキシャル領域を形成する工程、および
    、 前記第1のポリシリコン層、前記第2のポリシリコン層
    および前記エピタキシャル領域まで延びる複数個のコン
    タクト開口を形成する工程、を具備することを特徴とす
    るペデスタル構造を有する相補型半導体装置の製造方法
    。 2、第1の基板を用意する工程、 該第1の基板上に第1の誘電体層を形成する工程、 該第1の誘電体層上に第1のポリシリコン層を形成する
    工程、 該第1のポリシリコン層を所定の態様でパターン形成し
    かつエッチングする工程、 前記第1のポリシリコン層を複数の導電型でドープする
    工程、 前記第1のポリシリコン層上に第2の誘電体層を形成す
    る工程、 該第2の誘電体層上に第2のポリシリコン層を形成する
    工程、 該第2のポリシリコン層を所定の態様でパターン形成し
    かつエッチングする工程、 前記第2のポリシリコン層を複数の導電型でドープする
    工程、 前記第2のポリシリコン層上に第3の誘電体層を形成す
    る工程、 前記第1、第2および第3の誘電体層および前記第1お
    よび第2のポリシリコン層を貫通し、前記第1の基板か
    ら延びる複数個の開口をパターニングし形成する工程、 前記開口にエピタキシャル領域を形成する工程、各エピ
    タキシャル領域にその形成中または形成に続いてコレク
    タを形成する工程、 各エピタキシャル領域にベースを形成する工程、前記第
    3の誘電体層上および前記エピタキシャル領域上に側壁
    スペーサ誘電体層を形成する工程、前記エピタキシャル
    領域上の前記側壁スペーサ誘電体層をエッチングして側
    壁スペーサを形成する工程、 各エピタキシャル領域にエミッタを形成する工程、 前記第1のポリシリコン層、前記第2のポリシリコン層
    、および前記エピタキシャル領域まで延びる複数個のコ
    ンタクト開口を形成する工程、前記複数個のコンタクト
    開口内にコンタクトポリシリコンを形成する工程、 前記コンタクトポリシリコンを、それに結合した前記第
    1のポリシリコン層の領域、前記第2のポリシリコン層
    の領域または前記エピタキシャル領域に一致するように
    ドープする工程、および前記複数個のコンタクト開口内
    の前記コンタクトポリシリコン上に複数個の電気的コン
    タクトを形成する工程、 を具備することを特徴とするペデスタル構造を有する相
    補型半導体装置の製造方法。 3、第1の基板を用意する工程、 該第1の基板上に第1の誘電体層を形成する工程、 該第1の誘電体層上に第1のポリシリコン層を形成する
    工程、 該第1のポリシリコン層を所定の態様でパターン形成し
    かつエッチングする工程、 前記第1のポリシリコン層を複数の導電型でドープする
    工程、 前記第1のポリシリコン層上に第2の誘電体層を形成す
    る工程、 該第2の誘電体層上に第2のポリシリコン層を形成する
    工程、 該第2のポリシリコン層を所定の態様でパターン形成し
    かつエッチする工程、 前記第2のポリシリコン層を複数の導電型でドープする
    工程、 前記第2のポリシリコン層上に第3の誘電体層を形成す
    る工程、 前記第1、第2および第3の誘電体層および前記第1お
    よび第2のポリシリコン層を貫通し、前記第1の基板か
    ら延びる複数個の開口をパターニングおよび形成する工
    程、 前記開口にエピタキシャル領域を形成する工程、各エピ
    タキシャル領域にその形成中またはその形成に続いてコ
    レクタを形成する工程、 前記エピタキシャル領域および第3の誘電体層上に第4
    の誘電体層を被着する工程、 該第4の誘電体層上に第2の基板を接着する工程、 前記相補型半導体装置を反転する工程、 前記第1の基板を除去する工程、 各エピタキシャル領域にベースを形成する工程、前記エ
    ピタキシャル領域および前記第1の誘電体層上に側壁ス
    ペーサ誘電体層を形成する工程、前記エピタキシャル領
    域上の前記側壁スペーサ誘電体層をエッチングして側壁
    スペーサを形成する工程、 各エピタキシャル領域にエミッタを形成する工程、 前記第1のポリシリコン層、前記第2のポリシリコン層
    および前記エピタキシャル領域に延びる複数個のコンタ
    クト開口を形成する工程、 前記複数個のコンタクト開口内にコンタクトポリシリコ
    ンを形成する工程、 前記コンタクトポリシリコンを、それに結合した前記第
    1のポリシリコン層の領域、前記第2のポリシリコン層
    の領域または前記エピタキシャル領域に一致するように
    ドープする工程、および前記複数個のコンタクト開口内
    の前記コンタクトポリシリコン上に複数個の電気的コン
    タクトを形成する工程、 を具備することを特徴とするペデスタル構造を有する相
    補型シリコン・オン・インシュレータ半導体装置の製造
    方法。
JP63239880A 1987-10-01 1988-09-27 ペデスタル構造を有する相補型半導体装置の製造方法 Pending JPH01166560A (ja)

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3828809A1 (de) * 1988-08-25 1990-03-01 Licentia Gmbh Verfahren zur herstellung von halbleiterbauelementen
US5252143A (en) * 1990-10-15 1993-10-12 Hewlett-Packard Company Bipolar transistor structure with reduced collector-to-substrate capacitance
US5228684A (en) * 1992-01-23 1993-07-20 Levatino Samuel R Kinetic adapter for baseball training machine
US5258328A (en) * 1992-03-16 1993-11-02 Kabushiki Kaisha Toshiba Method of forming multilayered wiring structure of semiconductor device
US5198375A (en) * 1992-03-23 1993-03-30 Motorola Inc. Method for forming a bipolar transistor structure
US5426059A (en) * 1994-05-26 1995-06-20 Queyssac; Daniel G. Method of making vertically stacked bipolar semiconductor structure
US6104041A (en) * 1994-08-24 2000-08-15 Sarnoff Corporation Switching circuitry layout for an active matrix electroluminescent display pixel with each pixel provided with the transistors
US5587329A (en) * 1994-08-24 1996-12-24 David Sarnoff Research Center, Inc. Method for fabricating a switching transistor having a capacitive network proximate a drift region
US6379575B1 (en) 1997-10-21 2002-04-30 Applied Materials, Inc. Treatment of etching chambers using activated cleaning gas
US6136211A (en) 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
US6872322B1 (en) 1997-11-12 2005-03-29 Applied Materials, Inc. Multiple stage process for cleaning process chambers
US6322714B1 (en) 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
US6797188B1 (en) 1997-11-12 2004-09-28 Meihua Shen Self-cleaning process for etching silicon-containing material
US6527968B1 (en) * 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
US6905800B1 (en) 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone
US6852242B2 (en) 2001-02-23 2005-02-08 Zhi-Wen Sun Cleaning of multicompositional etchant residues
KR100607413B1 (ko) * 2005-04-27 2006-08-01 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
US8118946B2 (en) 2007-11-30 2012-02-21 Wesley George Lau Cleaning process residues from substrate processing chamber components

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1224803A (en) * 1967-03-01 1971-03-10 Sony Corp Semiconductor devices
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
US3600651A (en) * 1969-12-08 1971-08-17 Fairchild Camera Instr Co Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon
US3959045A (en) * 1974-11-18 1976-05-25 Varian Associates Process for making III-V devices
US4142925A (en) * 1978-04-13 1979-03-06 The United States Of America As Represented By The Secretary Of The Army Method of making silicon-insulator-polysilicon infrared image device utilizing epitaxial deposition and selective etching
US4230505A (en) * 1979-10-09 1980-10-28 Rca Corporation Method of making an impatt diode utilizing a combination of epitaxial deposition, ion implantation and substrate removal
US4686758A (en) * 1984-06-27 1987-08-18 Honeywell Inc. Three-dimensional CMOS using selective epitaxial growth
US4649627A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation Method of fabricating silicon-on-insulator transistors with a shared element
US4556585A (en) * 1985-01-28 1985-12-03 International Business Machines Corporation Vertically isolated complementary transistors
JPS61220463A (ja) * 1985-03-27 1986-09-30 Hitachi Ltd バイポ−ラ・トランジスタおよびその製造方法
US4651407A (en) * 1985-05-08 1987-03-24 Gte Laboratories Incorporated Method of fabricating a junction field effect transistor utilizing epitaxial overgrowth and vertical junction formation
US4663831A (en) * 1985-10-08 1987-05-12 Motorola, Inc. Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers
US4696097A (en) * 1985-10-08 1987-09-29 Motorola, Inc. Poly-sidewall contact semiconductor device method

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