JPH01166560A - ペデスタル構造を有する相補型半導体装置の製造方法 - Google Patents
ペデスタル構造を有する相補型半導体装置の製造方法Info
- Publication number
- JPH01166560A JPH01166560A JP63239880A JP23988088A JPH01166560A JP H01166560 A JPH01166560 A JP H01166560A JP 63239880 A JP63239880 A JP 63239880A JP 23988088 A JP23988088 A JP 23988088A JP H01166560 A JPH01166560 A JP H01166560A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- polysilicon layer
- layer
- polysilicon
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 27
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical group C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 87
- 229920005591 polysilicon Polymers 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims 9
- 238000000151 deposition Methods 0.000 claims 2
- 230000004888 barrier function Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/026—Deposition thru hole in mask
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/053—Field effect transistors fets
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｅ産業上の利用分野コ
本発明は一般的にはペデスタル構造を有する相補型半導
体装置の製造方法に関する。
体装置の製造方法に関する。
［従来の技術］
一般に、他の応用と同様、ディジタルおよびリニアバイ
ポーラ回路において、高性能でしかも比較的小さなスペ
ースですむ相補型の半導体装置を備えることが望まれる
。これによって回路設計の柔軟性が大きくなる。半導体
装置はペデスタル構造を採用することによって、比較的
小さなスベー・スで製造できるようになる。しかし、従
来技術は費用が多くかかり、また同一の基板に相補的な
分離されたＰＮＰトランジスタおよびＮＰＮトランジス
タを処理する多くの処理工程を必要とするという欠点が
あった。本発明は付加的なマスク工程およびドープ工程
を組入れることによって同一の基板に相補的な分離され
たＰＮＰトランジスタおよびＮＰＮトランジスタを形成
することを可能にする。
ポーラ回路において、高性能でしかも比較的小さなスペ
ースですむ相補型の半導体装置を備えることが望まれる
。これによって回路設計の柔軟性が大きくなる。半導体
装置はペデスタル構造を採用することによって、比較的
小さなスベー・スで製造できるようになる。しかし、従
来技術は費用が多くかかり、また同一の基板に相補的な
分離されたＰＮＰトランジスタおよびＮＰＮトランジス
タを処理する多くの処理工程を必要とするという欠点が
あった。本発明は付加的なマスク工程およびドープ工程
を組入れることによって同一の基板に相補的な分離され
たＰＮＰトランジスタおよびＮＰＮトランジスタを形成
することを可能にする。
［課題を解決するための手段および作用コ本発明はペデ
スタル構造を有する相補型半導体装置の製造方法に関す
る。また、本発明は相補的な分離されたＰＮＰトランジ
スタおよびＮＰＮトランジスタを同一基板に同時に形成
することを可能にする。最初の誘電体層を基板に形成し
た後、ポリシリコン層を形成し、次にパターン形成しか
つエッチする。次に、ポリシリコン層のいくつかのエッ
チ部分を第１の導電型でドープし、ポリシリコン層の他
のエッチ部分を第２の導電型でドープする。別の誘電体
層の形成に続いて、同じ態様で第２のポリシリコン層を
形成し、パターン形成し、エッチしかつドープする。各
々のエッチされたポリシリコン層は異なった導電型を含
むから、相補的な分離されたＰＮＰトランジスタおよび
ＮＰＮトランジスタを同一基板に同時に形成できる。
スタル構造を有する相補型半導体装置の製造方法に関す
る。また、本発明は相補的な分離されたＰＮＰトランジ
スタおよびＮＰＮトランジスタを同一基板に同時に形成
することを可能にする。最初の誘電体層を基板に形成し
た後、ポリシリコン層を形成し、次にパターン形成しか
つエッチする。次に、ポリシリコン層のいくつかのエッ
チ部分を第１の導電型でドープし、ポリシリコン層の他
のエッチ部分を第２の導電型でドープする。別の誘電体
層の形成に続いて、同じ態様で第２のポリシリコン層を
形成し、パターン形成し、エッチしかつドープする。各
々のエッチされたポリシリコン層は異なった導電型を含
むから、相補的な分離されたＰＮＰトランジスタおよび
ＮＰＮトランジスタを同一基板に同時に形成できる。
・また、本発明を用いてシリコン・オン・インシュレー
タ過程を実施できるので基板の相互作用（ｓｕｂｓｔｒ
ａｔｅ １ｎｔｅｒａｃｔｉｏｎｓ）による問題を解決
できる。
タ過程を実施できるので基板の相互作用（ｓｕｂｓｔｒ
ａｔｅ １ｎｔｅｒａｃｔｉｏｎｓ）による問題を解決
できる。
本発明の目的は、分離されたＰＮＰトランジスタおよび
ＮＰＮトランジスタを同一基板に同時に形成される、ペ
デスタル構造を有する相補型半導体装置の新規かつ改良
された製造方法を提供することである。
ＮＰＮトランジスタを同一基板に同時に形成される、ペ
デスタル構造を有する相補型半導体装置の新規かつ改良
された製造方法を提供することである。
本発明の他の目的は、高性能でかつ回路設計の大きな柔
軟性が得られる、ペデスタル構造を有する相補型半導体
装置の新規かつ改良された製造方法を提供することであ
る。
軟性が得られる、ペデスタル構造を有する相補型半導体
装置の新規かつ改良された製造方法を提供することであ
る。
本発明の更に他の目的は、エッチされたポリシリコン層
を複数の導電型でドープできる、ペデスタル構造を有す
る相補型半導体装置の新規かつ改良された製造方法を提
供することである。
を複数の導電型でドープできる、ペデスタル構造を有す
る相補型半導体装置の新規かつ改良された製造方法を提
供することである。
本発明の更に他の目的は、誘電体拡散障壁が基板の相互
作用を減少するように形成される、ペデスタル構造を有
する相補型半導体装置の新規かつ改良された製造方法を
提供することである。
作用を減少するように形成される、ペデスタル構造を有
する相補型半導体装置の新規かつ改良された製造方法を
提供することである。
［実施例コ
第１図〜第６図には、ペデスタル構造を有する相補型半
導体装置の、種々の処理段階における各部の高拡大断面
図が示されている。最初に、第１の基板１０を用意し、
その上に第１の誘電体層１２を形成する。一般に、基板
１０は単結晶シリコンの半導体基板であるが、当業者に
は他の種類の基板を用いてもよいことが理解できるであ
ろう。
導体装置の、種々の処理段階における各部の高拡大断面
図が示されている。最初に、第１の基板１０を用意し、
その上に第１の誘電体層１２を形成する。一般に、基板
１０は単結晶シリコンの半導体基板であるが、当業者に
は他の種類の基板を用いてもよいことが理解できるであ
ろう。
第１のポリシリコン層１４を第１の誘電体層１２上に形
成し、それを所定の態様でパターン形成し、エッチする
。次に、エッチされた第１のポリシリコン層１４を複数
の導電型でドープできるように大きめのブロックアウト
マスクを用いる。この実施例では、第１のポリシリコン
層１４の領域を最初にＰ＋ドーパントでドープし、次に
第１のポリシリコン層１４の他の領域をＮ＋トド−ント
でドープする。本発明において種々のドーピング法を用
いることができるが、本実施例ではイオンインプランテ
ーションを用いる。
成し、それを所定の態様でパターン形成し、エッチする
。次に、エッチされた第１のポリシリコン層１４を複数
の導電型でドープできるように大きめのブロックアウト
マスクを用いる。この実施例では、第１のポリシリコン
層１４の領域を最初にＰ＋ドーパントでドープし、次に
第１のポリシリコン層１４の他の領域をＮ＋トド−ント
でドープする。本発明において種々のドーピング法を用
いることができるが、本実施例ではイオンインプランテ
ーションを用いる。
第１のポリシリコン層１４をエッチし、複数の導電型で
ドープした後、第２の誘電体層１６を第１のポリシリコ
ン層１４の各領域間および第１のポリシリコン層１４上
に形成する。第２のポリシリコン層１８を第２の誘電体
層１６上に形成する。
ドープした後、第２の誘電体層１６を第１のポリシリコ
ン層１４の各領域間および第１のポリシリコン層１４上
に形成する。第２のポリシリコン層１８を第２の誘電体
層１６上に形成する。
第２のポリシリコン層１８を第１のポリシリコン層１４
と同様の態様で、パターン形成、エッチ、ドープする。
と同様の態様で、パターン形成、エッチ、ドープする。
半導体装置が適切に作動するように、第１のポリシリコ
ン＠１４および第２のポリシリコン層１８の対応領域は
図示のように反対導電型でドープするということは当業
者に理解できるでおろう。
ン＠１４および第２のポリシリコン層１８の対応領域は
図示のように反対導電型でドープするということは当業
者に理解できるでおろう。
第２のポリシリコン層１８のドーピングに続いて第３の
誘電体領域２０を第２のポリシリコン層１８の各領域間
および第２のポリシリコン層１８上に形成する。第３の
誘電体領域２０を第２のポリシリコン層１８上に形成し
た後、第１の開口２２および第２の開口２４を形成する
。開口２２および２４は両方とも第１、第２のポリシリ
コン層１４．１８とともに、第１、第２、第゛３の誘電
体層１２．１６．２０を貫通する。開口２２および２４
は更に第１の基板１０まで延びる。
誘電体領域２０を第２のポリシリコン層１８の各領域間
および第２のポリシリコン層１８上に形成する。第３の
誘電体領域２０を第２のポリシリコン層１８上に形成し
た後、第１の開口２２および第２の開口２４を形成する
。開口２２および２４は両方とも第１、第２のポリシリ
コン層１４．１８とともに、第１、第２、第゛３の誘電
体層１２．１６．２０を貫通する。開口２２および２４
は更に第１の基板１０まで延びる。
第７図および第８図には、本発明の第１の実施例を示す
ペデスタル構造を有する相補型半導体装置の、種々の処
理段階における各部の高拡大断面図が示されている。
ペデスタル構造を有する相補型半導体装置の、種々の処
理段階における各部の高拡大断面図が示されている。
開口２２．２４の形成に続いて、第１のエピタキシャル
＠２６および第２のエピタキシャル層２８をそれぞれ第
１の開口２２および第２の開口２４内に形成する。エピ
タキシャル領域２６．２８はそれぞれ開口２２．２４の
頂部まで延びる。
＠２６および第２のエピタキシャル層２８をそれぞれ第
１の開口２２および第２の開口２４内に形成する。エピ
タキシャル領域２６．２８はそれぞれ開口２２．２４の
頂部まで延びる。
この実施例では、エピタキシャル領域２６．２８は基板
１０上に選択的に成長させ、単結晶シリコン材料で構成
されている。次に、エピタキシャル領域２６．２８の形
成中かその直後に、第１のコレクタ３０を第１のエピタ
キシャル領域２６に形成し、また第２のコレクタ３２を
第２のエピタキシャル領域２８に形成する。本実施例で
は、コレクタ３０．３２はイオンインプランテーション
によって形成するが、他の多くの周知の方法でも形成で
きることが理解されるべきである。
１０上に選択的に成長させ、単結晶シリコン材料で構成
されている。次に、エピタキシャル領域２６．２８の形
成中かその直後に、第１のコレクタ３０を第１のエピタ
キシャル領域２６に形成し、また第２のコレクタ３２を
第２のエピタキシャル領域２８に形成する。本実施例で
は、コレクタ３０．３２はイオンインプランテーション
によって形成するが、他の多くの周知の方法でも形成で
きることが理解されるべきである。
エピタキシャル領域２６．２８の形成に続いて、第４の
誘電体層３４を第３の誘電体層２０およびエピタキシャ
ル領域２６．２８上に形成する。第１のベース３６およ
び第２のベース３８をそれぞれエピタキシャル領域２６
および２８に、第４の誘電体層３４の形成の前後のいず
れかに形成する。
誘電体層３４を第３の誘電体層２０およびエピタキシャ
ル領域２６．２８上に形成する。第１のベース３６およ
び第２のベース３８をそれぞれエピタキシャル領域２６
および２８に、第４の誘電体層３４の形成の前後のいず
れかに形成する。
ベース３６．３８を第４の誘電体層３４の形成以前に形
成する場合は、エピタキシャル領域２６．２８の形成中
またはその直後に形成できる。ベース３６．３８は周知
の多くの方法で形成できるが、本実施ではイオンインプ
ランテーションを用いる。
成する場合は、エピタキシャル領域２６．２８の形成中
またはその直後に形成できる。ベース３６．３８は周知
の多くの方法で形成できるが、本実施ではイオンインプ
ランテーションを用いる。
コレクタ３０．３２は第１のポリシリコン層１４に接続
され、一方ベース３６．３８は第２のポリシリコン層１
８に接続されている。エピタキシャル領域２６の各領域
はエピタキシャル２８の各領域とは異なった導電型を有
することに注意すべきである。通常、エピタキシャル領
域２６．２８の各領域は反対導電型を有する。これは、
ブロックアウトマスクまたは当業者には自明の他の方法
を用いてエピタキシャル領域２６．２８を別々に形成す
ることによって実現できる。エピタキシャル領域２６．
２８の各領域の導電型・はそれらが結合されているポリ
シリコン層の各領域、に対応する。
され、一方ベース３６．３８は第２のポリシリコン層１
８に接続されている。エピタキシャル領域２６の各領域
はエピタキシャル２８の各領域とは異なった導電型を有
することに注意すべきである。通常、エピタキシャル領
域２６．２８の各領域は反対導電型を有する。これは、
ブロックアウトマスクまたは当業者には自明の他の方法
を用いてエピタキシャル領域２６．２８を別々に形成す
ることによって実現できる。エピタキシャル領域２６．
２８の各領域の導電型・はそれらが結合されているポリ
シリコン層の各領域、に対応する。
次に、側壁スペーサ誘電体層４０を第４の誘電体層３４
上に形成する。しかし、第４の誘電体層３４は、付加的
な側壁スペーサ誘電体層４０を形成するよりもむしろそ
れ自身側壁スペーサ誘電体層として用いることができる
ことが理解されるべきである。いずれの場合も、側壁ス
ペーサ誘電体層４０の一部をエッチ除去してエピタキシ
ャル領域２６．２８を露出する。これによって側壁スペ
ーサ４２が形成され、また、第１エミツタコンタクト開
口５６および第２エミツタコンタクト開口５８がそれぞ
れ側壁スペーサ４２間のエピタキシャル領域２６および
２８上に形成される。側壁スペーサ４２は、エピタキシ
ャル領域２６．２８上に延び、エミッタの寸法を限定す
る働きをなす誘電体材料の部分である。こうして第１の
エミッタ４４および第２のエミッタ４６をそれぞれエピ
タキシャル領域２６および２８に形成できる。再言する
と、エミッタ４４．４６をこの時点で形成する場合、他
の方法も用いることができるが本実施例ではイオンイン
プランテーションを用いる。次に、第１のポリシリコン
層１４の各領域に延びるように、第１のコレクタコンタ
クト開口４８、第２のコレクタコンタクト開口５０をエ
ツチングする。同様にして、第１のベースコンタクト開
口５２、第２のベースコンタクト開口５４がエツチング
され第２のポリシリコン層１８の各領域に延びる。
上に形成する。しかし、第４の誘電体層３４は、付加的
な側壁スペーサ誘電体層４０を形成するよりもむしろそ
れ自身側壁スペーサ誘電体層として用いることができる
ことが理解されるべきである。いずれの場合も、側壁ス
ペーサ誘電体層４０の一部をエッチ除去してエピタキシ
ャル領域２６．２８を露出する。これによって側壁スペ
ーサ４２が形成され、また、第１エミツタコンタクト開
口５６および第２エミツタコンタクト開口５８がそれぞ
れ側壁スペーサ４２間のエピタキシャル領域２６および
２８上に形成される。側壁スペーサ４２は、エピタキシ
ャル領域２６．２８上に延び、エミッタの寸法を限定す
る働きをなす誘電体材料の部分である。こうして第１の
エミッタ４４および第２のエミッタ４６をそれぞれエピ
タキシャル領域２６および２８に形成できる。再言する
と、エミッタ４４．４６をこの時点で形成する場合、他
の方法も用いることができるが本実施例ではイオンイン
プランテーションを用いる。次に、第１のポリシリコン
層１４の各領域に延びるように、第１のコレクタコンタ
クト開口４８、第２のコレクタコンタクト開口５０をエ
ツチングする。同様にして、第１のベースコンタクト開
口５２、第２のベースコンタクト開口５４がエツチング
され第２のポリシリコン層１８の各領域に延びる。
第９図には、ペデスタル構造を有する相補型半導体装置
の一部の第１実施例の高拡大断面図が示されている。コ
ンタクトポリシリコンロ０をコレクタコンタクト開口４
８．５０、ベースコンタクト開口５２．５４およびエミ
ッタコンタクト開口５６．５８に形成する。ここでコン
タクト開口の一部または全部においてコンタクトポリシ
リコンロ０の代りに金属または金属シリサイドを用いて
もよいことが理解されるべきである。金属は選択的また
は非選択的に被着し、周知の方法で平坦化（ｐｌａｎａ
ｒｉｚｅ）できる。応用によっては、ポリシリコン以外
の材料が低抵抗および軟材料の平坦化の容易さのために
望まれることもある。
の一部の第１実施例の高拡大断面図が示されている。コ
ンタクトポリシリコンロ０をコレクタコンタクト開口４
８．５０、ベースコンタクト開口５２．５４およびエミ
ッタコンタクト開口５６．５８に形成する。ここでコン
タクト開口の一部または全部においてコンタクトポリシ
リコンロ０の代りに金属または金属シリサイドを用いて
もよいことが理解されるべきである。金属は選択的また
は非選択的に被着し、周知の方法で平坦化（ｐｌａｎａ
ｒｉｚｅ）できる。応用によっては、ポリシリコン以外
の材料が低抵抗および軟材料の平坦化の容易さのために
望まれることもある。
コンタクトポリシリコンロ０を形成した後、それを選択
的にドープして種々の領域におけるその導電型が、それ
が接触する第１ポリシリコン層１４、第２ポリシリコン
層１８の各領域またはエピタキシャル領域２６．２８の
エミッタ領域のそれと対応するようにする。第１のエミ
ッタ４４および第２のエミッタ４６は、それらが前述の
ように形成されていなかった場合はこの時点で形成して
もよい。コンタクトポリシリコンロ０をエミッタコンタ
クト開口５６．５８にドープした後、該エミッタコンタ
クト開口５６．５８内のコンタクトポリシリコンロ０を
拡散してエミッタ４４．４６を形成できる。コンタクト
ポリシリコンロ０のドーピングの後、電気的コンタクト
６２をコレクタコンタクト開口４８．５０．ベースコン
タクト開口５２．５４およびエミッタコンタクト開口５
６．５８に形成する。電気的コンタクト６２は多くの導
電性材料で形成できるが、本実施例では金属でできてい
る。
的にドープして種々の領域におけるその導電型が、それ
が接触する第１ポリシリコン層１４、第２ポリシリコン
層１８の各領域またはエピタキシャル領域２６．２８の
エミッタ領域のそれと対応するようにする。第１のエミ
ッタ４４および第２のエミッタ４６は、それらが前述の
ように形成されていなかった場合はこの時点で形成して
もよい。コンタクトポリシリコンロ０をエミッタコンタ
クト開口５６．５８にドープした後、該エミッタコンタ
クト開口５６．５８内のコンタクトポリシリコンロ０を
拡散してエミッタ４４．４６を形成できる。コンタクト
ポリシリコンロ０のドーピングの後、電気的コンタクト
６２をコレクタコンタクト開口４８．５０．ベースコン
タクト開口５２．５４およびエミッタコンタクト開口５
６．５８に形成する。電気的コンタクト６２は多くの導
電性材料で形成できるが、本実施例では金属でできてい
る。
ペデスタル構造を有する相補型半導体装置のこの第１の
実施例は第１の基板１０上のドーピングを必要とすると
いうことが理解されるべきである。
実施例は第１の基板１０上のドーピングを必要とすると
いうことが理解されるべきである。
第１の基板１０と同じコレクタ極性をもつトランジスタ
が電気的に結合されないように素子分離をしなければな
らない。素子分離は周知の方法で行なわれる。
が電気的に結合されないように素子分離をしなければな
らない。素子分離は周知の方法で行なわれる。
第１０図〜第１２図には、ペデスタル構造を有する相補
型半導体装置の第２の実施例の各部の種々の処理段階に
おける高拡大断面図が示されている。開口２２．２４の
形成（第６図）に続いて、エピタキシャル領域２６’
、２８’をそれぞれ開口２２．２４に形成する。エピタ
キシャル領域２６’ 、２８’の形成中またはその直後
、コレクタ３０’ 、３２’ をそこに形成する。前の
実施例と同様、コレクタ３０’ 、３２’は周知の多く
の方法で形成できるが、本実施例ではイオンインプラン
テーションを用いる。
型半導体装置の第２の実施例の各部の種々の処理段階に
おける高拡大断面図が示されている。開口２２．２４の
形成（第６図）に続いて、エピタキシャル領域２６’
、２８’をそれぞれ開口２２．２４に形成する。エピタ
キシャル領域２６’ 、２８’の形成中またはその直後
、コレクタ３０’ 、３２’ をそこに形成する。前の
実施例と同様、コレクタ３０’ 、３２’は周知の多く
の方法で形成できるが、本実施例ではイオンインプラン
テーションを用いる。
エピタキシャル領域２６’ 、２８’の形成に続いて、
第４の誘電体層３４′を第３の誘電体層２０’上ととも
にエピタキシャル領域２６′ 、２８′上に形成する。
第４の誘電体層３４′を第３の誘電体層２０’上ととも
にエピタキシャル領域２６′ 、２８′上に形成する。
次に、誘電体拡散障壁層６４を第４の誘電体層３４′上
に形成する。典型的には、誘電体拡散障壁層６４はエピ
タキシャル領域２６’ 、２８’ と第２の基板６６と
の間の良好な分離体として作用する窒化シリコン材料で
ある。次に、第２の基板６６を誘電体拡散障壁層６４に
接着する。この場合通常、エポキシ接着法を用いるが他
の方法を用いてもよい。１９８７年７月３１日に出願さ
れ、米国出願番＠ ０７９，９８４ （モトローラ社整
理番号５Ｃ０５９６３Ｐ）の°’Ｐｒｏｃｅｓｓ ｆｏ
ｒＭａｋｉｎ（ｌ ａｎ ＩｎＶｅｒｔｅｄ Ｓｉｌｉ
ｃｏｎ−Ｏｎ−ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｃｌ
ｕｃｔｏｒ ［）ｅｖｉｃｅ ｔｌａｖｉｎｇ ａ Ｐ
ｅｄｅｓｔａｌｓｔｒｕｃｔｕｒｅ”と題する同時係属
出願を参照。また、第２の基板６６はエピタキシャル領
域２６′ 、２８′から分離されているから、周知の多
くの材料で形成してよい。
に形成する。典型的には、誘電体拡散障壁層６４はエピ
タキシャル領域２６’ 、２８’ と第２の基板６６と
の間の良好な分離体として作用する窒化シリコン材料で
ある。次に、第２の基板６６を誘電体拡散障壁層６４に
接着する。この場合通常、エポキシ接着法を用いるが他
の方法を用いてもよい。１９８７年７月３１日に出願さ
れ、米国出願番＠ ０７９，９８４ （モトローラ社整
理番号５Ｃ０５９６３Ｐ）の°’Ｐｒｏｃｅｓｓ ｆｏ
ｒＭａｋｉｎ（ｌ ａｎ ＩｎＶｅｒｔｅｄ Ｓｉｌｉ
ｃｏｎ−Ｏｎ−ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｃｌ
ｕｃｔｏｒ ［）ｅｖｉｃｅ ｔｌａｖｉｎｇ ａ Ｐ
ｅｄｅｓｔａｌｓｔｒｕｃｔｕｒｅ”と題する同時係属
出願を参照。また、第２の基板６６はエピタキシャル領
域２６′ 、２８′から分離されているから、周知の多
くの材料で形成してよい。
第２の基板６６を誘電体拡散障壁層６４に接着した後、
相補型半導体装置を反転し、第１の基板１０′を除去す
る（第１１図参照）。その除去後、エピタキシャル領域
２６’ 、２８’をエッチバックして、それらがもとも
と第１の基板１０に接触している第１の誘電体層１２′
の第１の表面６８から一定距離だけ下に存在するように
する。このエツチングによって、基板１０′の除去の間
に損傷したかもしれないエピタキシャル領域２６′ 、
２８′の各部が除去できるようになる。また、反転およ
びエツチングによって、エピタキシャル領域２６’ 、
２８’のエミッタ領域となるものに高品質の材料を用意
できる。エピタキシャル領域２６’ 、２８’のエツチ
ングに続いて、第１のベース３６′、第２のベース３８
′をそれぞれエピタキシャル領域２６’ 、２８’に形
成する。再言すると、前の実施例と同様、ベース３６′
、３８′は他の周知の方法を用いても形成できるが、
ここではイオンインプランテーションによって形成する
。
相補型半導体装置を反転し、第１の基板１０′を除去す
る（第１１図参照）。その除去後、エピタキシャル領域
２６’ 、２８’をエッチバックして、それらがもとも
と第１の基板１０に接触している第１の誘電体層１２′
の第１の表面６８から一定距離だけ下に存在するように
する。このエツチングによって、基板１０′の除去の間
に損傷したかもしれないエピタキシャル領域２６′ 、
２８′の各部が除去できるようになる。また、反転およ
びエツチングによって、エピタキシャル領域２６’ 、
２８’のエミッタ領域となるものに高品質の材料を用意
できる。エピタキシャル領域２６’ 、２８’のエツチ
ングに続いて、第１のベース３６′、第２のベース３８
′をそれぞれエピタキシャル領域２６’ 、２８’に形
成する。再言すると、前の実施例と同様、ベース３６′
、３８′は他の周知の方法を用いても形成できるが、
ここではイオンインプランテーションによって形成する
。
第１１図〜第１２図において、ベース３６′、３８′を
形成した後、側壁スペーサ誘電体層４０’を第１の誘電
体層１２′およびエピタキシャル領域２６’ 、２８’
の上に形成する。再言すると、側壁スペーサ誘電体層４
０’の各部をエッチ除去してエピタキシャル領域２６’
、２８’を露出する。これによって側壁スペーサ４２
′を形成できる。前述したように、側壁スペーサ４２′
によってエミッタ４４’ 、４６’の寸法が限定できる
ようになる。前述したように、エミッタ４４’ 、４６
’は第１の実施例に示した２つの方法の１つで形成でき
る。また、コレクタコンタクト開口４８’ 、５０’お
よびベースコンタクト開口５２’ 、５４’を対応する
ポリシリコン層に延びるようにエッチし、エミッタコン
タクト開口５６’ 、５８’ とともにコンタクトポリ
シリコンロ０’で充填する。前述したように、コンタク
トポリシリコンロ０をドープし、電気的コンタクト６２
′を前述したように形成する。また、前述した種々の誘
電体層は酸化物、窒化物、またはそれらの組合せでよい
。バイポーラ半導体装置が示されかつ述べられたが、米
国出願番号０７９，９８４ （モトローラ社整理番号５
Ｃ０５９６３Ｐ）の°’Ｐｒｏｃｅｓｓ ｆｏｒＭａｋ
ｉｎｇ ａｎ Ｉｎｖｅｒｔｅｄ Ｓｉｌｉｃｏｎ−ｏ
ｎ−ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ
ＤｅＶｉＣｅ ＨａＶｉｎｑ ａ Ｐｅｄｅｓｔａｌｓ
ｔｒｕｃｔｕｒｅ”と題する同時係属出願に開示された
態様で、本発明を用いて相補型のＭＯ３装置も製造でき
る。
形成した後、側壁スペーサ誘電体層４０’を第１の誘電
体層１２′およびエピタキシャル領域２６’ 、２８’
の上に形成する。再言すると、側壁スペーサ誘電体層４
０’の各部をエッチ除去してエピタキシャル領域２６’
、２８’を露出する。これによって側壁スペーサ４２
′を形成できる。前述したように、側壁スペーサ４２′
によってエミッタ４４’ 、４６’の寸法が限定できる
ようになる。前述したように、エミッタ４４’ 、４６
’は第１の実施例に示した２つの方法の１つで形成でき
る。また、コレクタコンタクト開口４８’ 、５０’お
よびベースコンタクト開口５２’ 、５４’を対応する
ポリシリコン層に延びるようにエッチし、エミッタコン
タクト開口５６’ 、５８’ とともにコンタクトポリ
シリコンロ０’で充填する。前述したように、コンタク
トポリシリコンロ０をドープし、電気的コンタクト６２
′を前述したように形成する。また、前述した種々の誘
電体層は酸化物、窒化物、またはそれらの組合せでよい
。バイポーラ半導体装置が示されかつ述べられたが、米
国出願番号０７９，９８４ （モトローラ社整理番号５
Ｃ０５９６３Ｐ）の°’Ｐｒｏｃｅｓｓ ｆｏｒＭａｋ
ｉｎｇ ａｎ Ｉｎｖｅｒｔｅｄ Ｓｉｌｉｃｏｎ−ｏ
ｎ−ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ
ＤｅＶｉＣｅ ＨａＶｉｎｑ ａ Ｐｅｄｅｓｔａｌｓ
ｔｒｕｃｔｕｒｅ”と題する同時係属出願に開示された
態様で、本発明を用いて相補型のＭＯ３装置も製造でき
る。
第１図から第６図までは、ペデスタル構造を有する相補
型半導体装置の、種々の処理段階における各部の高拡大
断面図である。 第７図および第８図は、本発明の第１の実施例を示すペ
デスタル構造を有する相補型半導体装置の、種々の処理
段階における各部の高拡大断面図でおる。 第９図は、本発明の第１の実施例を示すペデスタル構造
を有する相補型半導体装置の各部の高拡大断面図である
。 第１０図および第１１図は、本発明の第２の実施例を示
すペデスタル構造を有する相補型半導体装置の、種々の
処理段階における各部の高拡大断面図である。 第１２図は、本発明の第２の実施例を示すペデスタル構
造を有する相補型半導体装置の各部の高拡大断面図であ
る。 １０・・・第１の基板、 １２・・・第１の誘電体層、
１４・・・第１のポリシリコン層、 １６・・・第２の誘電体層、 １８・・・第２のポリシリコン層、 ２０・・・第３の誘電体層、 ２２・・・第１の開口、
２４・・・第２の開口、 ２６・・・第１のエピタキシャル領域、２８・・・第２
のエピタキシャル層、 ３０．３２・・・コレクタ、 ３４・・・第４の誘電体層、 ３６．３８・・・ベース
、４０・・・側壁スペーサ誘電体層、 ４２・・・側壁スペーサ、 ４４．４６・・・エミッタ
、４８．５０・・・コレクタコンタクト開口、５２．５
４・・・ベースコンタクト開口、５６．５８・・・エミ
ッタコンタクト開口、６０・・・コンタクトポリシリコ
ン、 ６２・・・電気的コンタクト、 ６４・・・誘電体拡散障壁層、 ６６・・・第２の基板
。 ？ＩＣ！−−Ｉ Ｆ”１０．２ Ｆ”１０．６ Ｆ”１０．６ ＰＩＯ，７ Ｆ’ｌＧ；！、８ Ｆ’１Ｏ−９ ＰＩＣ！、１０ Ｆ’ＩＣ！、７ ／ ？ＩＯ，−１２
型半導体装置の、種々の処理段階における各部の高拡大
断面図である。 第７図および第８図は、本発明の第１の実施例を示すペ
デスタル構造を有する相補型半導体装置の、種々の処理
段階における各部の高拡大断面図でおる。 第９図は、本発明の第１の実施例を示すペデスタル構造
を有する相補型半導体装置の各部の高拡大断面図である
。 第１０図および第１１図は、本発明の第２の実施例を示
すペデスタル構造を有する相補型半導体装置の、種々の
処理段階における各部の高拡大断面図である。 第１２図は、本発明の第２の実施例を示すペデスタル構
造を有する相補型半導体装置の各部の高拡大断面図であ
る。 １０・・・第１の基板、 １２・・・第１の誘電体層、
１４・・・第１のポリシリコン層、 １６・・・第２の誘電体層、 １８・・・第２のポリシリコン層、 ２０・・・第３の誘電体層、 ２２・・・第１の開口、
２４・・・第２の開口、 ２６・・・第１のエピタキシャル領域、２８・・・第２
のエピタキシャル層、 ３０．３２・・・コレクタ、 ３４・・・第４の誘電体層、 ３６．３８・・・ベース
、４０・・・側壁スペーサ誘電体層、 ４２・・・側壁スペーサ、 ４４．４６・・・エミッタ
、４８．５０・・・コレクタコンタクト開口、５２．５
４・・・ベースコンタクト開口、５６．５８・・・エミ
ッタコンタクト開口、６０・・・コンタクトポリシリコ
ン、 ６２・・・電気的コンタクト、 ６４・・・誘電体拡散障壁層、 ６６・・・第２の基板
。 ？ＩＣ！−−Ｉ Ｆ”１０．２ Ｆ”１０．６ Ｆ”１０．６ ＰＩＯ，７ Ｆ’ｌＧ；！、８ Ｆ’１Ｏ−９ ＰＩＣ！、１０ Ｆ’ＩＣ！、７ ／ ？ＩＯ，−１２
Claims (1)
- 【特許請求の範囲】 １、第１の基板を用意する工程、 該第１の基板上に第１の誘電体層を形成する工程、 該第１の誘電体層上に第１のポリシリコン層を形成する
工程、 該第１のポリシリコン層を所定の態様でパターン形成し
かつエッチングする工程、 前記第１のポリシリコン層を複数の導電型でドープする
工程、 前記第１のポリシリコン層上に第２の誘電体層を形成す
る工程、 該第２の誘電体胴上に第２のポリシリコン層を形成する
工程、 該第２のポリシリコン層を所定の態様でパターン形成し
かつエッチングする工程、 前記第２のポリシリコン層を複数の導電型でドープする
工程、 前記第２のポリシリコン層上に第３の誘電体層を形成す
る工程、 前記第１、第２および第３の誘電体層および前記第１お
よび第２のポリシリコン層を貫通し、前記第１の基板か
ら延びる複数個の開口をパターニングしかつ形成する工
程、 前記開口にエピタキシャル領域を形成する工程、および
、 前記第１のポリシリコン層、前記第２のポリシリコン層
および前記エピタキシャル領域まで延びる複数個のコン
タクト開口を形成する工程、を具備することを特徴とす
るペデスタル構造を有する相補型半導体装置の製造方法
。 ２、第１の基板を用意する工程、 該第１の基板上に第１の誘電体層を形成する工程、 該第１の誘電体層上に第１のポリシリコン層を形成する
工程、 該第１のポリシリコン層を所定の態様でパターン形成し
かつエッチングする工程、 前記第１のポリシリコン層を複数の導電型でドープする
工程、 前記第１のポリシリコン層上に第２の誘電体層を形成す
る工程、 該第２の誘電体層上に第２のポリシリコン層を形成する
工程、 該第２のポリシリコン層を所定の態様でパターン形成し
かつエッチングする工程、 前記第２のポリシリコン層を複数の導電型でドープする
工程、 前記第２のポリシリコン層上に第３の誘電体層を形成す
る工程、 前記第１、第２および第３の誘電体層および前記第１お
よび第２のポリシリコン層を貫通し、前記第１の基板か
ら延びる複数個の開口をパターニングし形成する工程、 前記開口にエピタキシャル領域を形成する工程、各エピ
タキシャル領域にその形成中または形成に続いてコレク
タを形成する工程、 各エピタキシャル領域にベースを形成する工程、前記第
３の誘電体層上および前記エピタキシャル領域上に側壁
スペーサ誘電体層を形成する工程、前記エピタキシャル
領域上の前記側壁スペーサ誘電体層をエッチングして側
壁スペーサを形成する工程、 各エピタキシャル領域にエミッタを形成する工程、 前記第１のポリシリコン層、前記第２のポリシリコン層
、および前記エピタキシャル領域まで延びる複数個のコ
ンタクト開口を形成する工程、前記複数個のコンタクト
開口内にコンタクトポリシリコンを形成する工程、 前記コンタクトポリシリコンを、それに結合した前記第
１のポリシリコン層の領域、前記第２のポリシリコン層
の領域または前記エピタキシャル領域に一致するように
ドープする工程、および前記複数個のコンタクト開口内
の前記コンタクトポリシリコン上に複数個の電気的コン
タクトを形成する工程、 を具備することを特徴とするペデスタル構造を有する相
補型半導体装置の製造方法。 ３、第１の基板を用意する工程、 該第１の基板上に第１の誘電体層を形成する工程、 該第１の誘電体層上に第１のポリシリコン層を形成する
工程、 該第１のポリシリコン層を所定の態様でパターン形成し
かつエッチングする工程、 前記第１のポリシリコン層を複数の導電型でドープする
工程、 前記第１のポリシリコン層上に第２の誘電体層を形成す
る工程、 該第２の誘電体層上に第２のポリシリコン層を形成する
工程、 該第２のポリシリコン層を所定の態様でパターン形成し
かつエッチする工程、 前記第２のポリシリコン層を複数の導電型でドープする
工程、 前記第２のポリシリコン層上に第３の誘電体層を形成す
る工程、 前記第１、第２および第３の誘電体層および前記第１お
よび第２のポリシリコン層を貫通し、前記第１の基板か
ら延びる複数個の開口をパターニングおよび形成する工
程、 前記開口にエピタキシャル領域を形成する工程、各エピ
タキシャル領域にその形成中またはその形成に続いてコ
レクタを形成する工程、 前記エピタキシャル領域および第３の誘電体層上に第４
の誘電体層を被着する工程、 該第４の誘電体層上に第２の基板を接着する工程、 前記相補型半導体装置を反転する工程、 前記第１の基板を除去する工程、 各エピタキシャル領域にベースを形成する工程、前記エ
ピタキシャル領域および前記第１の誘電体層上に側壁ス
ペーサ誘電体層を形成する工程、前記エピタキシャル領
域上の前記側壁スペーサ誘電体層をエッチングして側壁
スペーサを形成する工程、 各エピタキシャル領域にエミッタを形成する工程、 前記第１のポリシリコン層、前記第２のポリシリコン層
および前記エピタキシャル領域に延びる複数個のコンタ
クト開口を形成する工程、 前記複数個のコンタクト開口内にコンタクトポリシリコ
ンを形成する工程、 前記コンタクトポリシリコンを、それに結合した前記第
１のポリシリコン層の領域、前記第２のポリシリコン層
の領域または前記エピタキシャル領域に一致するように
ドープする工程、および前記複数個のコンタクト開口内
の前記コンタクトポリシリコン上に複数個の電気的コン
タクトを形成する工程、 を具備することを特徴とするペデスタル構造を有する相
補型シリコン・オン・インシュレータ半導体装置の製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US103,321 | 1987-10-01 | ||
| US07/103,321 US4876212A (en) | 1987-10-01 | 1987-10-01 | Process for fabricating complimentary semiconductor devices having pedestal structures |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166560A true JPH01166560A (ja) | 1989-06-30 |
Family
ID=22294562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239880A Pending JPH01166560A (ja) | 1987-10-01 | 1988-09-27 | ペデスタル構造を有する相補型半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4876212A (ja) |
| JP (1) | JPH01166560A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3828809A1 (de) * | 1988-08-25 | 1990-03-01 | Licentia Gmbh | Verfahren zur herstellung von halbleiterbauelementen |
| US5252143A (en) * | 1990-10-15 | 1993-10-12 | Hewlett-Packard Company | Bipolar transistor structure with reduced collector-to-substrate capacitance |
| US5228684A (en) * | 1992-01-23 | 1993-07-20 | Levatino Samuel R | Kinetic adapter for baseball training machine |
| US5258328A (en) * | 1992-03-16 | 1993-11-02 | Kabushiki Kaisha Toshiba | Method of forming multilayered wiring structure of semiconductor device |
| US5198375A (en) * | 1992-03-23 | 1993-03-30 | Motorola Inc. | Method for forming a bipolar transistor structure |
| US5426059A (en) * | 1994-05-26 | 1995-06-20 | Queyssac; Daniel G. | Method of making vertically stacked bipolar semiconductor structure |
| US6104041A (en) * | 1994-08-24 | 2000-08-15 | Sarnoff Corporation | Switching circuitry layout for an active matrix electroluminescent display pixel with each pixel provided with the transistors |
| US5587329A (en) * | 1994-08-24 | 1996-12-24 | David Sarnoff Research Center, Inc. | Method for fabricating a switching transistor having a capacitive network proximate a drift region |
| US6379575B1 (en) | 1997-10-21 | 2002-04-30 | Applied Materials, Inc. | Treatment of etching chambers using activated cleaning gas |
| US6136211A (en) * | 1997-11-12 | 2000-10-24 | Applied Materials, Inc. | Self-cleaning etch process |
| US6322714B1 (en) | 1997-11-12 | 2001-11-27 | Applied Materials Inc. | Process for etching silicon-containing material on substrates |
| US6797188B1 (en) | 1997-11-12 | 2004-09-28 | Meihua Shen | Self-cleaning process for etching silicon-containing material |
| US6872322B1 (en) | 1997-11-12 | 2005-03-29 | Applied Materials, Inc. | Multiple stage process for cleaning process chambers |
| US6527968B1 (en) | 2000-03-27 | 2003-03-04 | Applied Materials Inc. | Two-stage self-cleaning silicon etch process |
| US6905800B1 (en) | 2000-11-21 | 2005-06-14 | Stephen Yuen | Etching a substrate in a process zone |
| US6852242B2 (en) | 2001-02-23 | 2005-02-08 | Zhi-Wen Sun | Cleaning of multicompositional etchant residues |
| KR100607413B1 (ko) * | 2005-04-27 | 2006-08-01 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
| US8118946B2 (en) | 2007-11-30 | 2012-02-21 | Wesley George Lau | Cleaning process residues from substrate processing chamber components |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1224803A (en) * | 1967-03-01 | 1971-03-10 | Sony Corp | Semiconductor devices |
| US3508980A (en) * | 1967-07-26 | 1970-04-28 | Motorola Inc | Method of fabricating an integrated circuit structure with dielectric isolation |
| US3600651A (en) * | 1969-12-08 | 1971-08-17 | Fairchild Camera Instr Co | Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon |
| US3959045A (en) * | 1974-11-18 | 1976-05-25 | Varian Associates | Process for making III-V devices |
| US4142925A (en) * | 1978-04-13 | 1979-03-06 | The United States Of America As Represented By The Secretary Of The Army | Method of making silicon-insulator-polysilicon infrared image device utilizing epitaxial deposition and selective etching |
| US4230505A (en) * | 1979-10-09 | 1980-10-28 | Rca Corporation | Method of making an impatt diode utilizing a combination of epitaxial deposition, ion implantation and substrate removal |
| US4686758A (en) * | 1984-06-27 | 1987-08-18 | Honeywell Inc. | Three-dimensional CMOS using selective epitaxial growth |
| US4649627A (en) * | 1984-06-28 | 1987-03-17 | International Business Machines Corporation | Method of fabricating silicon-on-insulator transistors with a shared element |
| US4556585A (en) * | 1985-01-28 | 1985-12-03 | International Business Machines Corporation | Vertically isolated complementary transistors |
| JPS61220463A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Ltd | バイポ−ラ・トランジスタおよびその製造方法 |
| US4651407A (en) * | 1985-05-08 | 1987-03-24 | Gte Laboratories Incorporated | Method of fabricating a junction field effect transistor utilizing epitaxial overgrowth and vertical junction formation |
| US4696097A (en) * | 1985-10-08 | 1987-09-29 | Motorola, Inc. | Poly-sidewall contact semiconductor device method |
| US4663831A (en) * | 1985-10-08 | 1987-05-12 | Motorola, Inc. | Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers |
-
1987
- 1987-10-01 US US07/103,321 patent/US4876212A/en not_active Expired - Fee Related
-
1988
- 1988-09-27 JP JP63239880A patent/JPH01166560A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4876212A (en) | 1989-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5273915A (en) | Method for fabricating bipolar junction and MOS transistors on SOI | |
| JPH01166560A (ja) | ペデスタル構造を有する相補型半導体装置の製造方法 | |
| JP2549892B2 (ja) | ペデスタル構造を有する反転シリコン・オン・インシュレータ半導体装置の製造方法 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| US5164326A (en) | Complementary bipolar and CMOS on SOI | |
| JPS5937867B2 (ja) | 半導体装置およびその製造方法 | |
| JPH02296338A (ja) | 横型トランジスタ及びその製造方法 | |
| US5913114A (en) | Method of manufacturing a semiconductor device | |
| JPS6362897B2 (ja) | ||
| US6037239A (en) | Method for making a contact structure for a polysilicon filled trench isolation | |
| JPH07114210B2 (ja) | 半導体装置の製造方法 | |
| US4631568A (en) | Bipolar transistor construction | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| JP3923620B2 (ja) | 半導体基板の製造方法 | |
| JPH0231426A (ja) | バイポーラトランジスタ | |
| JPH07130898A (ja) | 半導体装置およびその製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JP2002343801A (ja) | 超高周波半導体装置およびその製造方法 | |
| JP2602490B2 (ja) | 半導体装置の製造方法 | |
| US5399510A (en) | Method of fabricating a semiconductor device | |
| JP3052347B2 (ja) | 半導体装置及びその製造方法 | |
| JPS5929458A (ja) | 半導体装置 | |
| JPS5856472A (ja) | 半導体装置の製造方法 | |
| JPH05218306A (ja) | 半導体集積回路およびその製造方法 | |
| JPH0786390A (ja) | 半導体集積回路の製造方法 |