JPH03225950A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩ（大規模集積回路）等、対となる拡散
抵抗を有する半導体装置に関する。

〔発明の概要〕

本発明は、対となる拡散抵抗を有する半導体装置におい
て、夫々の拡散抵抗上に絶縁膜を介して多結晶半導体膜
によるダミーパターンを配することによって、対となる
拡散抵抗の抵抗比（即ちベア比）のばらつき及び抵抗の
絶対値の変動の改善を図り、さらに拡散抵抗上へのへ！
配線形成を可能にしてＡｌ配線のパターン設計の自由度
の拡大を図るようにしたものである。

〔従来の技術〕

ＬＳＴ等においては、回路に応じて対となる拡散抵抗（
半導体基体中に形成した拡散層を用いた抵抗）を必要と
する場合がある。この対の拡散抵抗の絶対値及び抵抗比
（ペア比）はパシベーション膜及び組立時（モールド時
）のストレス等により変化する。特に抵抗比については
、第９図に示すように互に近接して配され夫々両端にＡ
Ｉ電極（１）が接続された対をなす第１及び第２の拡散
抵抗（２）及び（３）において、一方の拡散抵抗（３）
上のみにＡｌ配線（４）がまたがって形成された場合、
その抵抗比のばらつきは更に拡大する。この為に、従来
より、例えば第１０図に示すように、第１及び第２の拡
散抵抗（２）及び（３）に対して、Ａｌ配線（４１）及
び（４□）を対称に配置したり、或は第１図に示すよう
に一方の拡散抵抗（３）をまた（’　Ａｌ配線（４）に
対し、之に等価のＩＶのダミーパターン（５）を他方の
拡散抵抗（２）に配して抵抗比の改善を図っている。

〔発明が解決しようとする課題〕

しかし乍ら、上述の第１０図及び第１１図の構成におい
ては、Ａｌ配線（４）、　（４，Ｌ　（４□）の自由度
がなく、パターン設計時に諸々の配慮が必要であった。

本発明は、上述の点に鑑み、対の拡散抵抗の抵抗比のば
らつき、抵抗の絶対値の変動を改善し、且つＡｌ配線の
パターン設計の自由度を拡大できる半導体装置を提供す
るものである。

（課題を解決するための手段］ 本発明は、対となる拡散抵抗（１２）及び（１３）を有
する半導体装置において、対となる夫々の拡散抵抗（１
２）及び（１３）上に絶縁膜（１１）を介して多結晶半
導体膜によるダミーパターン（１５）及び（１６）を配
して構成する。

〔作用〕

本発明の構成によれば、対の拡散抵抗（１２）及び（１
３）上に夫々絶縁膜（１１）を介して多結晶半導体膜に
よるダミーパターン（１５）及び（１６）を配したので
、パシベーション膜及び組立て時（例えばモールド時）
の拡散抵抗（１２）及び（１３）に対するストレスが緩
和され、拡散抵抗の絶対値の変動、抵抗比のばらつきが
低減される。また、拡散抵抗（１２）及び（１３）上を
通るＡｌ配線形成も可能となり、Ａｌ配線のパターン設
計の自由度が増す。

〔実施例］ 第１図を用いて本発明に係る対となる拡散抵抗を有する
半導体装置の実施例をその製法と共に説明する。

本例においては、第１図Ａ１及びＡ２に示すように、半
導体基板に形成した１の第１導電形島領域（１１）の主
面に通常の方法によって互に近接して且つ平行する対の
第２導電形拡散層による抵抗体即ち拡散抵抗（１２）及
び（１３）を形成する。（１４）は島領域（１１）上に
形成した５ｉｎ２等の絶縁膜である。

次に、第１図Ｂ、及びＢ２に示すように、絶縁膜（１４
）上に多結晶シリコン膜をＣＶＤ　（化学気相成長）法
により形成し、これをレジストマスクを介してパターニ
ングし、再拡散抵抗（１２）及び（１３）上に夫々多結
晶シリコン膜によるダミーパターン（１５）及び（１６
）を対称に形成する。

ここで、再拡散抵抗（１２）及び（１３）の長さ、幅が
互に同じときには、その上のダミーパターン（１５）及
び（１６）は同じ大きさに形成される。しかし、再拡散
抵抗（１２）及び（１３）の長さ、幅が互に異なるとき
には所要の比率でダミーパターン（１５）及び（１６）
を配置するようになす。

また、この多結晶シリコン膜によるダミーパターン（１
５）及び（１６）は、例えば他の島領域においてエミッ
タ形成用の開口に多結晶シリコン膜を形成し、この多結
晶シリコン膜からの不純物拡散でエミッタ領域を形成す
ると共に、該不純物ドープ多結晶シリコン膜をエミッタ
取出し電極とする所謂ポリシリコン・ウォッシュドエミ
ッタ構造のバイポーラトランジスタを形成する際の多結
晶シリコン膜と、同じ工程で形成し得る。

しかる後、第１図０１及びＣ２に示すように、ダミーパ
ターン（１５）及び（１６）を含む全面にＳｉＯ□等の
絶縁膜（１７）を被着形成し、コンタクトホールを形成
して各拡散抵抗（１２）及び（１３）の両端に夫々対の
Ａ！電極（１８Ａ）　（１８Ｂ）及びＡＩ電極（１９Ａ
）　（１９Ｂ）を接続する。このようにして上記多結晶
シリコン膜によるダミーパターン（１５）及び（１６）
を配した対の拡散抵抗（１２）及び（１３）を有する目
的の半導体装置（２０）を得る。

上述の構成によれば、対の拡散抵抗（１２）及び（１３
）上に絶縁膜（１４）を介して夫々多結晶シリコン膜に
よるダミーパターン（１５）及び（１６）を対称に配す
ることにより、パシベーション膜及び組立（モールド）
時の拡散抵抗（１２）及び（１３）に与えるストレスが
緩和され、拡散抵抗（１２）、　（１３）上へのＡｔ配
線の有無による抵抗比のばらつき、抵抗の絶対値の変動
を改善することができる。またストレスが緩和されるこ
とにより、拡散抵抗（１２）、　（１３）上へのＡｌ配
線を自由に行うことができ、Ａｔ配線パターン設計の自
由度が向上する。

一方、近年、縦型バイポーラトランジスタを含むＬＳＩ
においては、セルファラインプロセスを含む素子の微細
化及び浅い接合化によってバイポーラトランジスタの高
速化がますます進んでいる。

しかしながら、エミッタ領域及びヘース領域の浅い接合
化によっても、エミッターコレクタ間のパンチスルーが
防止される様にヘース領域のピーク濃度を逆に増大させ
なければならず、これがトランジスタ特性に少なからず
影響を及ぼしている。

即ち、例えば第４図に示すように、コレクタ領域（２４
）、ヘース領域（２５）及びエミッタ領域（２６）を有
し、そのエミッタ領域（２６）が多結晶シリコン膜（２
７）からの不純物拡散で形成されると共に、該不純物ト
ープ多結晶シリコン膜（２７）がエミッタ取出し電極と
なり、この上にＡｔ電極（２８）が形成される所謂ポリ
シリコン・ウォンシュトエミッタ構造の縦型バイポーラ
トランジスタ（２９）においては、エミッタ接合の絶縁
膜（３０）との界面に臨むＡ部が非常に高濃度同士の接
合となっているために、ここにおいて、エミンターヘー
ス間耐圧Ｖ　ＥＥＯが決定される。即ち高濃度であるた
めに耐圧Ｖ１１゜が小さくなる。

又、エミッタ及びヘースの表面での高濃度のふつかりは
コレクタ電流１ｃにバースト性ノイズを発生させる為、
特にリニアオーディオ用途では問題となる。

又、低ノイズトランジスタとしてはＡ部での高濃度のぶ
つかりを防止することが必要となり、近年Ｌ　Ｅ　Ｃ（
Ｌｏｉｙ　Ｅｍｉｔｔｅｒ　Ｃｏｎｃｅｎｔｒａｔｉｏ
ｎ）構造のトランジスタが注目されているが、これらの
構造は全体にセルサイズの増大を招き、また同時に高速
化に対してアプローチが困難である。

この様にバイポーラトランジスタの高速化と低ノイズ化
は和犬れない点があり、特にエミッタヘースの濃度プロ
ファイル設計に対し大きくアプローチを異にする為、両
者を兼ね備えたデバイスを提供することか困難である。

第２図の実施例は、この点を改善し、高速バイポーラト
ランジスタと低ノイズトランジスタを同時搭載し、夫々
回路上所望の特性のトランジスタを用いることを可能に
した半導体装置及びその製法を示す。

本例においては、第２図へに示ずように、通常のプロセ
スにより第１導電形例えばｐ形シリコン基板（３］）の
主面に夫々ｎ形のコレクタ埋込み層（３２）及び（３３
）と素子分離用のｐ゛層（３４）を形成した後、Ｉ］形
エピタキシャル層（３５）を形成し、次いで選択酸化に
よりフィールド絶縁層（ＳｉＯｚ）　（３６）を形成し
てｐ゛層（３４）とフィールド絶縁層（３６）によって
素子分離領域（３７）を形成する。そして、低ノイズト
ランジスタを形成すべき第１の素子領域（４１）におい
てエピタキシャル層によるｎ形コレクタ領域（４３）に
ｐ形ヘース領域（４４）及びコレクタ埋込み層（３２）
に達するｎ４プラグイン領域（４５）を形成し、また、
高速トランジスタを形成すべき第２の素子領域（４２）
においてエピタキシャル層によるｎ形コレクタ領域（４
８）にｐ形ベース領域（４９）及びコレクタ埋込み層（
３３）に達するｎ゛プラグイン領域５０）を形成する。

この例ではｐ形ヘース領域（４４）及び（４９）を同時
に形成し、ｎ゛プラグイン領域４５）及び（５０）を同
時に形成する。

次に、第２図Ｂに示すように、第１の素子領域（４１）
側のヘース領域（４４）に選択的に比較的低濃度のｎ形
エミッタ領域（４６）をイオン注入により形成する。そ
の後、表面全面にＣＶ　ＤＳｉ０２による絶縁膜（５３
）を被着形成し、デンシファイ（活性化アニールを含む
）を施す。

次に、第２図Ｃに示すように、第１及び第２の素子領域
（４１）及び（４２）上の絶縁膜（５３）に対しその夫
々エミッタに対応する部分及びコレクタ取出し部に対応
する部分に夫々開口（５４）　、　（５５）及び（５６
）（５７）を形成する。ここで、第１の素子領域（４１
）においてはそのエミッタに対応する開口（５４）は低
濃度エミッタ領域（４６）の幅より小さい幅に形成され
る。そして、通常の方法で各開口（５４）〜（５７）に
ｎ形不純物をドープした多結晶シリコン膜（５８）　、
　（５９）（６０）及び（６１）を選択的に形成し、さ
らに上面にＳｉＯ□等の絶縁膜（６２）を被着形成した
後１、各多結晶シリコン膜（５８）、（５９）、（６０
）、（６１）からの不純物拡散により、第１の素子領域
（４１）においてｎ形低濃度エミンタ領域（４６）より
狭い幅のｎ形高濃度工ミッタ領域（４７）とｎ＋プラグ
イン領域（４５）に達するｎ形コレクタ取出し領域（６
３）を形成し、第２の素子領域（４２）においてｎ形エ
ミッタ領域（５１）とｎ゛プラグイン領域５０）に達す
るｎ形コレクタ取出し領域（６４）を形成する。

次いで、絶縁膜（６２Ｌ　（５３）に夫々エミッタ、ベ
ース及びコレクタに対応するコンタクトボールを形成し
、第１の素子領域（４１）においてＡｔによるエミッタ
電極（６０）、ベース電極（６７）及びコレクタ電極（
６８）を形成し、第２の素子領域（４２）においてＡｔ
によるエミッタ電極（６９）、ベース電極（７０）及び
コレクタ電極（７１）を形成する。かくして、第２図り
に示すように、第１の素子領域（４１）に低ノイズｎｐ
ｎバイポーラトランジスタ（７２）が形成され、第２の
素子領域（４２）に高速　ｎｐｎバイポーラトランジス
タ（７３）が構成された目的の半導体装置（７４）を得
る。

上述の構成によれば、第１の素子領域（４１）のｎｐｎ
バイポーラトランジスタ（７２）は第３図の拡大図で示
すように、エミッタ接合の絶縁膜（５３）との界面に臨
む終端部では低濃度エミッタ領域（４６）とベース領域
（４４）が接することになり、ノイズ及びエミッターベ
ース間耐圧■ＥＩｌｏが共に改善される。

また、第２の素子領域（４２）のｎｐｎバイポーラトラ
ンジスタ（７３）は、所謂ポリシリコン・ウォッシュド
エミッタ構造となりエミッタ領域（５１）の微細化が可
能となって高速トランジスタが得られる。

この様に本実施例においては高速（高ｆ１）トランジス
タ（７３）に低ノイズ且つ高耐圧Ｖ　ＥＢＯのトランジ
スタ（７２）の２種を同時搭載した半導体装置（７４）
が得られるので、回路用途に応じて使い分けが可能とな
る。

尚、上側においてはｎｐｎ）ランジスタに適用したが、
ｐ　ｎ　ｐ　ｌ・ランジスタにも同様に適用できる。さ
らに、第２図Ａのベース領域（４３）及び（４９）は別
種のものでも可能である。

次に、バイポーラＩＣにおけるＭＩＳ型容量素子（８７
）は、通常第６図に示すように、第１導電形例えばｐ形
の半導体領域（８１）に第２導電形即ちｎ２ 形の拡散層（８２）を形成し、絶縁膜（８６）の開口を
通して拡散層（８２）の所定領域上に例えば５ｉＪａに
よる誘電体膜（８３）を介して一方のＡＩ電極（８４）
を形成し、拡散層（８３）の他部に他方のＡＩ電極（８
５）を形成して構成される。このＭＩＳ型容量素子（８
７）では誘電体膜（８３）の膜厚の充分な制御により高
精度な容量素子が形成される。ところで、前述したポリ
シリコン・ウォッシュドエミッタ構造のバイポーラトラ
ンジスタとの混載を考慮すると、ＭＩＳ型容量としては
第７図に示す構造が考えられる。すなわち、ｎ型拡散層
（８２）上に例えばＳｉ＋Ｎｓによる誘電体膜（８３）
、多結晶シリコン膜（８８）及びＡＩ電極（８４）が積
層された構造となる。５００Å以下の薄膜多結晶シリコ
ン膜の場合にはＡ！と多結晶シリコンが反応し、すなお
なＭＩＳ型容量特性となる。しかし多結晶シリコン膜厚
が５００人を超えると反応が充分でなく、多結晶シリコ
ンが部分的に残り、これが純粋多結晶シリコンの場合、
第８図は等価回路で示すようにへ〇的に多結晶シリコン
が容量Ｃ１として５ｉＪｎの容量Ｃ２に直列に結合した
形とな結晶シリコンは抵抗Ｒ３が大きく且つ誘電率ｎ＝
１１．７と大きい為に、高容量、高精度のＭＩＳ型容量
の形成には阻害となる。

第５図の実施例は、この点を改善し、ポリシリコン・ウ
ォッシュドエミッタ構造のトランジスタと混載可能で且
つ高精度に得られるＭＩＳ型容量素子を示す。

まず、第５図Ａに示すように例えばｐ型のシリコン基板
（９１）上にｎ形エピタキシャル層（９２）を形成した
後、ｐ形素子分離層（９３）及びｎ形拡散層（９４）を
イオン注入法等により形成し、次いで基板表面にＣＶＤ
法によるＳｉＯ２膜（９５）を形成し、ＭＩＳ容量容量
対応する部分に開口（９６）を形成する。

次に、第５図Ｂに示すように、減圧ＣＶＤ法により誘電
体となるＳｉ３Ｎ４膜（９７）を形成し、これをパター
ニングしてＭＩＳ容量容量対に５ｉＪ４膜（９７）を残
す。

次に、第５図Ｃに示すように、ＳｊＯ□膜（９５）の拡
散層取出し部に対応する部分に開口（９８）を形成した
後、厚さ１０００人程度０多結晶シリコン膜（９９）を
形成する。この多結晶シリコン膜（９９）を図示のよう
にバターニングしてＭｌＳ容量部と拡散層取出し部のみ
に夫々多結晶シリコン膜（９９Ａ）及び（９９Ｂ）を残
す。そしてＡｓ”（１００）をイオン注入してｎ゛多多
結晶シリコ脱膜する。

そして活性化の為にＮ２雰囲気中で約１０００°Ｃのア
ニールを施ず。なお、イオン注入に代えてＡｓＦ’−ブ
５ｉ０２からの拡散でｎ゛多多結晶シリコ脱膜９９Ａ）
（９９Ｂ）を形成しても良く、又はＡｓドープ多結晶シ
リコンをＣＶＤで形成してもよい。

次乙こ、通常の方法でＡＺを例えばスパッター法で被着
し、バターニング後、１（２雰囲気中にてシンタ処理し
て夫々ｎ゛多結晶シリコン膜（９９Ａ）及び（９９Ｂ）
ｌにＡｌ電極（１０１）及び（１０２）を形成し、第５
図りに示す目的のＭＩＳ型容量素子（１０３）を構成す
る。

上記工程のうち、第５図Ｃの状態にてｎｐｎバイポーラ
トランジスタのポリシリコン・ウォッシ５ ュドエミッタの形成が可能となる。

上述の構成のＭＩＳ型容量素子（１，０３）によれば、
ポリシリコン・ウォッシュドエミッタ構造のｎｐｎバイ
ポーラトランジスタとの混載が容易となる。

しかも、多結晶シリコン膜としてｎ形多結晶シリコン膜
（９９Ａ）を採用することにより、誘電体のＳｉ：＋ｌ
Ｊ＋膜（９７）の膜厚及び面積を同しにしても第６図に
示す従来型のＭＩＳ型容量素子（ｎ形波散層Ｓｉ３Ｎ４
膜−ＡＩ槽構造に比べて高容量が得られ、またバイアス
依存性が少ない。バイアス依存性に関しては従来型のＭ
ＩＳ型容量素子が２０００　ｐｐｍ／Ｖであるのに対し
て、本ＭＩＳ型容量素子（１０３）は１０００　ｐｐｍ
／　Ｖ以下である。

さらに、本ＭＩＳ型容量素子（１０３）はｎ形多結晶シ
リコン膜（９９Ａ）を用いることにより容量ヒステリシ
スのない良好な特性が得られる。

［発明の効果］ 本発明によれば、対となる拡散抵抗を有する半導体装置
において、夫々拡散抵抗上に絶縁膜を介６ して多結晶半導体膜によるダミーパターンを配すること
によって、バンシヘーション膜及び組立時のストレスを
緩和し、拡散抵抗上へのＡｔ配線の有無による上記対の
拡散抵抗の抵抗比のばらつき、及び抵抗の絶対値の変動
を改善することができる。

また、このことにより、Ａｌ配線のパターン設計での自
由度が増し、半導体装置の製作を容易にするものである
。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の要部（対をなす拡散
抵抗）の例を示す製造工程図で第１図Ａ。 Ｂ、、Ｃ，は断面図、第１図Ａ２．Ｂ２．Ｃ２は平面図
、第２図は高速バイポーラトランジスタと低ノイズトラ
ンジスタを同時搭載した半導体装置の実施例を示す工程
順の断面図、第３図はその低ノイズトランジスタの要部
の拡大断面図、第４図は従来のバイポーラトランジスタ
の説明に供する断面図、第５図はＭＩＳ型容量素子の実
施例を示す工程順の断面図、第６図は従来のＭＩＳ型容
量素子の断面図、第７図は比較のためのＭＩＳ型容量素
子の７ Ｃ 断面図、第８図は第７図の等価回路図、第９図〜第１１
図は従来の対をなす拡散抵抗の平面図である。 （１１）は第１導電形島領域、（１２）　（１３）は拡
散抵抗、（１４）は絶縁膜、（１５）　（１６）は多結
晶シリコンのダミーパターン、（１８八）　（１８Ｂ）
　（１９八）（１９Ｂ）はＡｌ電極である。 代 理 人 松 隈 秀 盛 ８ く ９士 司 特開平 ３ ２２５９５０（８） −り く 薗

Claims (1)

【特許請求の範囲】
1. 　対となる拡散抵抗を有する半導体装置において、上記
   対となる夫々の拡散抵抗上に絶縁膜を介して多結晶半導
   体膜によるダミーパターンが配されて成る半導体装置。