KR100553615B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 반도체 집적 회로 및 그 제조 방법에 관한 것으로서, 저항체가 내장된 반도체 집적 회로의 제조 방법에 있어서, 상기 반도체 집적 회로의 반도체층 위에 적층된 절연층 위에 비정질 형태의 실리콘층을 형성하고, 상기 실리콘층에 불순물을 도입한 후, 상기 실리콘층의 표면 거칠기 정도를 실질적으로 유지하면서 열처리하여 상기 불순물을 확산하고, 이 확산된 실리콘층을 소정의 형상으로 에칭하여, 이 실리콘층을 저항체로서 활용하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법
본 발명은 실리콘으로 이루어지는 저항체, 실리콘으로 이루어지는 전극 및 이를 구비한 콘덴서의 특성 편차를 개선하는 제조 방법에 관한 것이다.
일반적으로 IC는, 전류 검출을 위하여 전압을 발생시키고 있고, 이러한 전압을 발생시키기 위해 저항체를 내장하고 있다. 한편, 저항체로서는, 확산 영역을 이용한 확산 저항과 폴리 실리콘을 사용한 폴리 실리콘 저항체가 있다.
그러나, 최근의 고집적화에 수반하여, 다음과 같은 장점을 가지므로, 폴리 실리콘 저항체가 주목되기 시작했다.
제1 장점은 다음과 같다. 요컨데, 확산 저항은 분리 영역에 의해 둘러싸인 아일랜드내에 형성할 필요가 있다. 그러나, 폴리 실리콘 저항체는 불필요하다. 아울러, 폴리 실리콘 저항체는 절연층 위에서는 임의의 위치에 배치할 수 있으며, 비어있는 스페이스에 만들어 넣을 수 있어, IC의 축소화가 가능하다.
제2 장점은 다음과 같다. 요컨데, 확산 영역은 P+형 분리 영역의 형성에 의해 PN 접합부에 기생 용량이 발생하지만, 폴리 실리콘 저항체는, 분리 영역을 사용하지 않으므로 이 기생 용량이 발생하지 않는다. 그 때문에, 기생 용량에 의한 영향이 회로에 발생하지 않는다.
이러한 이유에 의해, 폴리 실리콘 저항체를 채용한 것이 다수 있으며, 그 일예로서, 도 23에 그 구조를 도시한다.
도 23에서 도면 부호 1은 P형 반도체 기판에 적층된 N형 에피택셜층으로서, 이 층에는 P형 확산 영역(2)이 형성되며, 절연막(3)을 개재하여 폴리 Si막(5)이 형성되어 있다. 여기서, 도면 부호 3은 Si 산화막이다. 그리고, 패시베이션으로서 층간 절연 수지층(6)을 개재하여 알루미늄 전극(7)이 설치되어 있다.
여기서는, 플러스의 온도 계수를 갖는 확산 저항과 마이너스의 온도 특성을 갖는 폴리 Si가 병렬로 접속되어 온도 계수가 작은 저항체를 실현하고 있다. 그러나, 온도 보상을 고려하지 않을 경우, 확산 저항을 아래에 형성하지 않고, 스페이스가 빈 부분이나 절연막(3, 6) 위에, 또한 MOS나 Bi-CMOS 등에서는 LOCOS 산화막 위에 배치되어 있다.
또한, 성막은, LPCVD를 활용하고, 실란 가스가 절연막(3)에 부착되었을 때, 폴리 실리콘이 되는 온도에서, 즉 약 620도 정도에서 성막된다.
이 폴리 실리콘 표면을 전자 현미경으로 보면, 입자를 관찰할 수 있으며, 정도의 차는 있으나, 약간 큰 것으로서 그 지름이 약 500 Å이다.
한편, LOCOS 산화막이나 도 23의 절연막(3) 위에 콘덴서를 형성하는 경우도 있다. 이 콘덴서는, 도 18의 콘덴서와 실질적으로 동일하며, 절연막 위에 하층 전극(32)으로서 활용하는 폴리 실리콘막이 형성되며, 이 위에 유전체 재료인 실리콘 질화막(35)이 설치되며, 이 위에 상층 전극으로서 폴리 실리콘막이 설치되고, 다시 폴리 실리콘으로 이루어지는 상층 전극(47) 및 하층 전극(32)과 접촉하는 Al 전극이 설치되며, 콘덴서로서 구성되어 있다.
상술한 바와 같이 폴리 실리콘 저항체의 이점을 고려하여, IC내에 실장하였으나, 확산 저항면에서 비교하면, 공정이 증가하기 때문에 편차가 커지는 문제가 발생하였다. 즉, 형성될 예정의 상기 IC가 복수개 형성되는 웨이퍼를 다수 실장한 보드를 폴리 실리콘층의 성막실(LPCVD 장치 등의 성막실 등)에 삽입하고 성막하지만, 폴리 실리콘 저항체의 웨이퍼간에서의 편차, 웨이퍼내에서의 폴리 실리콘 저항체의 편차, IC내에서의 폴리 실리콘 저항체의 편차가 큰 경우가 파악되었다. 그 때문에, 저항치의 허용 범위로부터 일탈하는 IC가 다수 발생하여, 수율을 저하시키고 있었다.
후자의 콘덴서 전극으로서 폴리 실리콘을 활용하는 경우, 전술한 폴리 실리콘의 편차로부터, 콘덴서의 저항분이 일정치 않게 되어, 결국 콘덴서의 특성을 일정치 않게 하는 원인이 되고 있었다.
또한, 유전체층의 보호로서 실리콘 질화막(35) 위에 폴리 실리콘막(37)을 피복하고 있다. 이 기술(일본 특허 공개 공보 소62-163356호)에서는, 폴리 실리콘으로 커버되고 있으므로, Si 질화막의 보호가 완전하게 보이지만, Si 질화막의 형성 후, 막 두께 제어를 위해 이 막을 에칭하면, 이 구조적으로 약한 부분이 적극적으로 제거되어(Si 질화막의 중간 생성물은 불산에 의해 간단히 제거되어 버린다), 큰 핀 홀을 형성하여, 산화 공정을 거쳐도 핀 홀에 의해서는 매립되지 않거나, 핀 홀이 너무 작아서 산화가 진행되지 않거나 한다. 또한, 상기 위크 스폿이 점재하거나 하게 된다. 따라서, 상층에 형성한 도전재(여기서는 폴리 Si층)과 하층 전극이 단락되거나, 막질이 열화되거나 하는 문제가 있었다.
또한, 폴리 Si의 대신 Si 산화막을 Si 질화막 위에 CVD에 의해 성막하고, 접촉홀을 개방할 때, Si 산화막을 제거하는 프로세스도 있다. 즉, Si 질화막은 Si 산화막에 의해 보호되고 있으나, 콘덴서의 용량값이 저하되므로, 이 산화막을 완전히 제거할 필요가 있어, 약간 오버 에칭할 필요가 있다. 결국 Si 질화막은 에칭 가스나 에칭액에 노출되어, 상기 위크 스폿이 적극적으로 에칭되며, 내압 등의 특성 열화로 이어지는 문제가 있었다.
또한, 열처리가 늘어남으로써, Si-O-N이 일부는 SiO2로, 또한 일부가 Si 질화막의 중간 생성물이 되거나 하여 위크 스폿이 증대하고, 에칭 공정에 의해, 핀 홀이 형성되어 버리는 문제가 있었다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로서, 첫째, 절연층 위에 비정질 형태의 실리콘층을 형성하고, 상기 실리콘층의 표면 거칠기 정도를 실질적으로 유지하면서 열처리하여 상기 불순물을 확산하고, 이 실리콘층을 저항체로서 활용함으로써 해결하는 것이다.
도 5에서 가로축은, 비정질 형태의 실리콘층이 성막될 때의 온도로서, 이것을 열처리한 후, 막의 시트 저항 Rs의 편차를 도시한 것이다. 즉, 비정질 형태의 실리콘을 형성하는 낮은 온도와, 폴리 실리콘을 다이렉트로 부착할 때의 높은 온도에서는, 그 편차가 크게 상이하다. 폴리 실리콘의 다이렉트 부착(620도)에서는 대개 3 % 이상이지만, 비정질 형태의 실리콘을 부착하는 경우는, 3 종류의 막 두께(2000 Å, 3000 Å, 4000 Å)에서 실질적으로 1 % 정도이다.
또한, 표면 거칠기 정도를 전자 현미경으로 관찰하면, 폴리 실리콘의 다이렉트 부착에서는, 입자 사이즈는 약 500 Å 정도로 관찰할 수 있으며, 이 상태에서 에칭되므로, 입계(grain boundary)가 적극적으로 에칭된다. 그러나, 비정질 실리콘막을 먼저 부착하여 열처리를 가한 막은, 전자 현미경으로 관찰해도, 입자나 입계를 관찰할 수 없다. 이 때문에, 패터닝할 때의 에칭에 의해, 패턴을 요철로 하는 요소(입계를 에칭하는)가 없으므로, 평탄한 표면으로 에칭할 수 있으며, 편차를 억제시킬 수 있다.
게다가, 도 4에 도시한 바와 같이, 저온도의 성막, 즉 비정질 실리콘막을 부착하고나서, 불순물을 도입하여 어닐링하는 방법은, 시트 저항도 떨어짐이 판명되었다. 즉, 저항체로서 활용해도 콘덴서의 전극으로서 활용해도 특성을 향상시킬 수 있다. 게다가, 도 12 및 도 16에 도시한 바와 같이, 기재로서 실리콘 질화막을 사용하면 특성을 더욱 향상시킬 수 있다.
전술한 바와 같이, MIM형, MIS형 콘덴서의 유전체층이 되는 실리콘 질화막을 저항체막의 하층에 설치함으로써 해결하는 것이다.
도 12 및 도 16과 같이 기재로서 실리콘 질화막을 설치한 저항체는, 편차가 감소된다. 그 때문에, 변형이 가해지기 어려운 박막으로서 콘덴서의 유전체막에 착안하여, 이 유전체막을 저항체의 하층에 배치함으로써 편차를 억제시켰다.
또한, 비정질 실리콘을 성막하고 열처리한 막은, 도 4에 도시한 바와 같이 폴리 실리콘막보다도 그 비저항을 떨어뜨릴 수 있으며, 또한 기재로서 실리콘 질화막을 사용함으로써, 특성이 보다 적합한 전극막을 형성할 수 있다.
또한, 유전체층과 상층 전극간에, 도전체로서 기능하는 실리콘막을 설치하고, 저항체막은, 저항체로서 기능하는 실리콘막을 설치함으로써 해결하는 것이다.
유전체층 위에 도전체로서 기능하는 비정질 형태의 실리콘막을 설치함으로써, 유전체층의 보호막으로서 역할하게 할 수 있는 동시에, 실리콘막은 기재에 실리콘 질화막이 설치되어 있으므로, 특성의 편차를 억제할 수 있다.
이하, 본 발명의 실시예를 설명한다. 도 1 내지 도 3에 도시한 것은, 막의 변환 상태를 나타내는 것으로서, 좌측은 종래의 방법으로서, 직접 폴리 실리콘으로부터 성장되는 것을 나타내며, 우측에는 본 발명인 비정질 실리콘(이하 a-Si라 함)으로부터 열처리후까지의 추이를 도시하였다.
이 때의 실험 흐름은 다음과 같다.
A : 실리콘 기판에 약 1,000Å의 실리콘 산화막을 성장시킨다.
B : LPCVD 장치에 실장하고, 노(爐)내의 온도를 540도, 580도, 600도, 620도로 설정하여, 각각 100% 실란 가스(SiH4)를 공급한다. 또한, 이 때의 막 두께는, 각각 2000Å, 3000Å, 4000Å이다.
C : 전면에 BF2를 이온 주입한다. 60 eV, 3×1015.
D : 900도, 질소 분위기에서 1시간의 어닐링.
E : 시트 저항 Rs의 측정.
상기 B까지의 공정을 도 1에, C의 공정이 완료된 상태를 도 2에, D의 공정이 완료된 상태를 도 3에, E의 측정 결과를 도 4(시트 저항 Rs) 및 도 5(시트 저항의 편차)에 도시하였다. 또한 도 4 및 도 5의 가로축은 B의 공정의 성막 온도를 도시하고 있다.
측정 결과를 보면, 성막 온도가 낮은 쪽이, 시트 저항이 낮고 편차도 작음이 판명되었다.
또한, B의 공정에 있어서, 520도 내지 580도 정도(이하 저온 영역이라 함)에서는, 비정질 실리콘으로 이루어져 있음도 판명되었다. 또한, 590도 내지 610도의 사이를 넘은 영역(이하 고온 영역이라 함)은, 표면 상태가 크게 변화하고, 폴리 실리콘으로 이루어져 있다. 그리고, 580도 정도 내지 600도의 사이(이하 중간 영역이라 함)는 폴리 실리콘과 비정질 실리콘의 천이 영역이라고 생각할 수 있다.
실리콘막의 표면 상태는, 저온 영역에서는 전자 현미경(5만배)으로 보는 한, 도 1의 우측에 도시한 바와 같이 표면의 요철은 관찰할 수 없고, a-Si(1)이 형성되어 있다. 한편, 고온 영역에서는 도 1의 좌측에 도시한 바와 같이 약간 큰 입자(2)로서 500Å(지름)의 폴리 실리콘막(3)을 관찰할 수 있다. 또한, 입자(2)간에는 입계(4)가 존재하고 있다.
다음에, C의 공정의 이온 주입에서는, ×표시로 도시한 바와 같이 불화 붕소(BF2 +)(5)가 이온 주입되어 있고, 우측의 a-Si막과 좌측의 폴리 실리콘막의 불순물 확산 상태는, 실질적으로 동일하다고 생각할 수 있다. 여기서 붕소를 이온 주입하면, a-Si막이나 폴리 실리콘막을 관통해 버리므로, 그 표면 근방에 들어가는 사이즈가 큰 불화 붕소를 채용하였다. 또한, As 이온도, 불화 붕소와 마찬가지로, 깊게 들어가지 않으므로, 채용이 가능하다.
그리고, D의 공정의 어닐링 공정은, 800도 내지 1000도 정도이고, 바람직하게는 900도 정도이다. 여기에서의 결과는, 예상과 다른 현상이 되었다. 도 3의 좌측의 폴리 실리콘막(3)은 열처리가 가해지므로 약간 입자의 지름이 다르지만, 입자가 전자 현미경(50000배의 배율)에 의해 관찰되었다. 그러나, 도 3의 우측의 a-Si는 전자 현미경(50000배의 배율)에 의해 관찰해도, 입자가 있는지의 여부를 판단할 수 없었다. 열처리가 가해지고 있으므로 a-Si의 상태 그대로라고는 생각하기 어려운데, 요컨데 한 자리의 Å 오더로 폴리 실리콘막이 생성되어 있던가, 또 실제로 보여지는 부분이 단결정이고 입자가 대단히 큰 막이던가의 어느 쪽이라고 판단할 수 있다. 또한, 입계도 관찰할 수 없는데, 전자의 경우라면 입계는 대단히 폭이 좁은 작은 것이 촘촘하게 분산되어 있다고 생각할 수 있으며, 후자의 경우라면 입자가 커서 저항체를 셀 수 있는 정도의 입자에 의해 점유하므로, 실제로 입계가 없다고 판단할 수 있다.
대략, 어닐링 후의 막은 고온 영역에서는 500Å 정도의 입자가 존재하고, 표면이 거칠어져 있지만, 저온 영역에서는 표면은 고온 영역보다도 훨씬 평탄한 면으로 되어 있다.
따라서, 고온 영역의 폴리 실리콘막을 에칭하면, 입계 쪽이 에칭 스피드가 빠르기 때문에, 전자 현미경으로 관찰하면 표면이 요철로 이루어져 보인다. 또한, 저온 영역의 a-Si막 표면은 거의 평탄하다. 이것은 대단히 촘촘한 2자리 내지 1자리 오더의 다결정 상태이면, 입자가 선택 에칭되어도 실제로 평탄해지고, 입자가 큰 것이 한 개 또는 두 개로 저항체가 되어 있으며, 입계는 거의 존재하지 않으므로, 에칭해도, 평탄하며, 형태가 정돈된 균일한 패턴을 형성할 수 있다.
요컨데, 본 발명의 특징은, LPCVD 장치내에 설치된 웨이퍼에, 저온 영역에서 실란 가스를 흐르게 하여 a-Si막을 형성하고, 이것에 열처리를 가하면서 불순물을 확산시켜 이 막을 저항체로서 활용하는 것이다. 이 막은, 전술한 바와 같이 시트 저항의 편차가 적고, 게다가 표면 상태가 실질적으로 a-Si와 구별되지 않을 정도의 평탄한 막이 되므로, 소정의 형상으로 에칭해도 표면에 요철이 없는 정밀도가 높은 에칭 가공을 행할 수 있다. 따라서, 시트 저항의 편차가 적다는 점과 형상을 정확히 에칭할 수 있다는 점의 두 가지 요인에 의해 저항체의 저항치의 편차는 현격히 감소한다.
이어서, 도 6 내지 도 13을 사용하여, 전술한 저항체를 채용한 반도체 장치에 대해 설명한다. 모든 도면은 좌측으로부터 N형 MOS, NPN 트랜지스터, 콘덴서 및 저항체가 형성된다.
우선, P형 반도체 기판(10)에는, 예정의 P+형 매립층(11), N+형 매립층(12) 및 P+형 하측 분리 영역(13)의 불순물이 도프되며, 이 위에 N형 에피택셜층(14)이 적층된다. 그리고, 이들 불순물은, 이 적층시 또는 별도로 가해지는 열처리에 의해 에피택셜층(14)의 위쪽으로 확산된다. 또한, 에피택셜층(14)을 산화하여, 수천 Å의 실리콘 산화막(15)을 성장시킨다. 이 막(15)은 이후의 이온 주입용 마스크로서 활용된다. 이 실리콘 산화막(15)에는, 예정의 N형 MOS P+형 웰(16) 및 예정의 상측 분리 영역(17)에 대응하는 부분이 개구되어 있고, 이 개구부에는 웰(16)에 필요한 농도로 붕소 이온이 주입되어 있다. 또한, 분리 영역(17)에 대응하는 부분이 개구되도록 레지스트(18)가 덮여지며, 다시 붕소가 분리 영역(17)에 이온 주입된다(도 6 참조).
다음에, 하측의 분리 영역(13)과 상측의 분리 영역(17)이 중첩하도록 열 확산이 행해지고, 상기 산화막(15)을 제거하고 있다. 이하 LOCOS 산화막의 형성이며, 그 때문에 500Å 정도의 산화막(19)이 생성된다. 그리고, 예정의 LOCOS 산화막(20)의 형성 영역을 제외한 부분에 내산화막인 실리콘 질화막(21)이 부착된다(도 7 참조)
계속해서, LOCOS 산화가 행해진다. 약 1000도의 열산화에 의해, 약 7000Å 내지 10000Å 정도의 두께의 LOCOS 산화막(20)이 생성된다. 이후 산화막(19)이 제거되며, 다시 얇은 산화막[게이트 절연막(22)]이 500Å 정도 생성된다.
이어서, 본 발명의 특징이 되는 저항체용 막이 형성된다. 상기 공정까지 형성된 웨이퍼가, 웨이퍼 보드에 탑재되며, LPCVD 장치에 장착된다. 여기서 CVD 장치는, 로우 프레셔형, 플라즈마형으로 좋고, 또한 배치식이어도 낱장식(枚葉式)이어도 좋다. 이 장치로부터는, a-Si 형성용 가스(여기서는 100% 실란 가스이지만, 이에 한정되지 않는다)가 흐르게 되며, 성막 온도 520도 내지 580도, 바람직하게는 540도 내지 560도 정도의 성막 온도로 a-Si(23)이 웨이퍼 전면에 형성된다. 이 웨이퍼에는, 상기 C의 공정과 같이, BF2가 이온 주입에 의해 도입되며, N2 분위기, 약 900도에서 어닐링되고나서, 저항체로서의 형상으로 패터닝된다(도 8 참조).
전술한 바와 같이, 종래의 폴리 실리콘과는 달리, 시트 저항도 낮고 입자가 파악되지 않을 만큼 막 표면의 요철이 적으므로, 이것을 에칭해도 표면 거칠기 정도가 작고 균일한 형상으로 패터닝할 수 있어, 저항치의 편차를 현격히 억제할 수 있다.
이어서, 약간 산화하여 게이트 절연막(22)을 다시 성장시킨 후, 전면에 게이트 전극용 폴리 실리콘을 LPCVD법에 의해 형성하고, POCl3을 사용하여, 폴리 실리콘에 불순물을 제공하고, 열처리에 의해 확산시킨다. 그 후, 게이트, 게이트 라인 및 콘덴서의 하층 전극(24)의 형상으로 패터닝하고, 산화시켜 게이트 표면에 산화막(25)을 생성시킨다(도 9 참조).
이어서, NMOS의 소스-드레인부가 노출된 포토레지스트로 이루어지는 마스크를 사용하여, P 이온을 이온 주입하고, 게이트(26)의 측벽(27) 형성을 위해, 1500Å 정도의 산화막을 전면에 제공하고, 에치 백하여 측벽(27)을 형성한다. 이하의 열처리에 의해 저농도의 소스(28), 드레인(29)이 형성된다(도 10 참조).
이어서, NPN 트랜지스터의 베이스 영역(30)이 노출되도록 포토레지스트를 부착하고, 베이스 불순물인 붕소의 이온을 주입한다. 다시, NMOS의 소스·드레인 영역, 트랜지스터의 에미터, 콜렉터 접촉 영역이 노출된 포토레지스트(30)를 피복하고, As를 이온 주입한다(도 11 참조).
이어서, 열처리를 거쳐 트랜지스터의 베이스 접촉 영역에 대응하는 영역이 개구된 레지스트를 마스크로 하여, 붕소를 이온 주입하고, 레지스트의 제거 후, 전면에 BPSG막(31)을 성막한다. 이 때에는, 고농도의 소스(32), 드레인(33), 에미터 영역(34), 베이스 접촉 영역(35), 콜렉터 접촉 영역(36)이 열 확산되어 형성되어 있다. 그리고, 콘덴서의 유전체 형성 영역에 대응하는 막(31)을 에칭하고, 여기에 실리콘 질화막(37), 폴리 실리콘막(38)을 형성한다. 그 후, 접촉부를 개구한다(도 12 참조).
마지막으로, 이 접촉홀에 전극을 형성한다. 실제는, 이 위에 패시베이션막 등이 적층되어, IC 칩이 완성되지만, 그 설명은 생략한다.
여기서, Si막(38)은, 후술하는 바와 같이 a-Si 또는 폴리 Si이어도 좋다.
한편, 이 실리콘막을 콘덴서에 응용하는 방법을 설명한다. 우선, 전술한 실리콘막을 전극으로서 활용하면, 저항치가 더욱 낮아지며, 또한 편차도 감소할 수 있다. 즉 절연층 위에 a-Si층을 형성하고, 상기 a-Si층에 불순물을 도입한 후, 표면 거칠기 정도를 실질적으로 유지하면서 열처리에 의해 상기 불순물을 확산하고, 상기 실리콘층을 콘덴서의 하층 전극으로서 활용하면, 전술한 바와 같이 a-Si는, 폴리 실리콘 보다도 시트 저항치를 낮추므로, 베이스나 에미터의 불순물 도입 공정을 겸용해도, 보다 그 저항치를 낮출 수 있다. 또한, 표면의 거칠기 정도가 양호하므로, 이 위에 형성할 실리콘 질화막의 막질을 향상시킬 수 있다. 게다가, 이 양질의 막 위에 상층 전극으로서 폴리 실리콘 또는 a-Si를 탑재시키면, 이 실리콘의 막질을 개선할 수 있다.
한편, 콘덴서의 유전체층으로서 실리콘 질화막을 채용하고, 이 실리콘 질화막의 형성후에 비산화 분위기에서 바로 a-Si층을 형성하면, 실리콘 질화막 표면이 여러 분위기에 노출되지 않고, 더우기 폴리 실리콘과 같이 고온도가 가해지지 않고 100도 정도 내릴 수 있으므로 그 만큼 결함이나 산화막이 유발하지 않는 양질의 막을 최후까지 유지시킬 수 있다.
다시 도 19에 도시한 바와 같이, 기재에 의해 편차가 크게 변화해서 기재에 실리콘 질화막을 채용함으로써 저항치의 편차를 억제할 수 있다. 도 19의 선폭이 10 내지 50㎛정도의 범위에 있어서, 고저항은 8%의 편차가 5%로 저하한다. 또 저저항에서는 5%가 2%이하로 된다. 이 실리콘 질화막은 막질 자체가 밀(密)이고 평편한 표면이 되므로, 이 위의 실리콘막이 양호하게 접착되었다고 생각할 수 있다. 이것은 콘덴서의 실리콘막으로 이루어진 상층 전극에도 응용할 수 있다.
이상 설명한 사정에 의해서, 먼저, 콘덴서의 유전체층인 실리콘 질화막을 저항체의 기재로서 활용한 반도체 집적 회로에 대하여 설명한다. 여기서, 콘덴서는 막질의 향상, 및 대용량화로 인해 막 자체 변형이 적은 400 내지 500Å정도를 채용하고 있으므로 이것을 기재로서 사용하면, 저항체에 가해지는 변형이 적다고 생각된다. 물론 향후 막질이 보다 향상되려면, 보다 더 얇은 것을 형성해도 좋다는 것은 말할 필요도 없다.
먼저 도 14에 도시한 바와 같이, 반도체층(30)이 있고, 그 위에는 제1 절연막(31)이 형성되어 있다. 이 반도체층에는 MOS형, BIP형 또는 Bi-CMOS형의 소자가 구성되는 확산 영역이 형성되어 있다. 따라서, 상기 제1 절연막은 MOS에 이용되는 LOCOS 산화막이거나 , BIP에 이용되는 두꺼운 산화막이다. 이 산화막(31) 위에는 실리콘막으로 된 제1 하층 전극(32)이 형성되고, 전면에 제2 절연막(33)이 형성된다. 여기서, 실리콘막(32)의 주위에는 제1 절연막의 형성 공정 후, 혹은 제2 절연막의 형성 공정시에 산화막(34)이 형성되나 강제적으로 산화시켜도 좋다.
이어서, 도 15에 도시된 바와 같이, 콘덴서의 유전체막의 배치 영역에 상당하는 부분이 에칭되고, 제1 하층 전극이 노출된 개구부가 형성되고 전면에 유전체층이 되는 실리콘 질화막(35)과 실리콘막(36)이 형성된다.
여기서, 실리콘막(36)은 폴리 실리콘막이나 a-Si막이라도 상관없다. 단, a-Si의 쪽이 저항치의 저하, 편차 등에서 우수하다.
이어서, 도 16에 도시한 바와 같이 실리콘 질화막(35), 실리콘막(36)을 패터닝한다. 실리콘 질화막(35)은 콘덴서와 저항체의 배치(配置) 영역을 포함하는 연속된 막이어도 괜찮고 그 사이를 분리해서 2 개의 영역으로 해도 관계없다. 만약 콘덴서의 막 두께가 1000Å을 초과하는 두꺼운 경우는 분리한 편이 좋다. 또 콘덴서의 상기 개구부에 대응하는 부분에는 실리콘막을 에칭함으로써 제1 상층 전극(37)이 형성되고 저항체가 형성되는 부분에는 저항체막(38)이 형성된다.
에칭으로서는 실리콘막을 도 16과 같이 에칭하고, 그 후에 실리콘 질화막을 에칭하면 좋다. 또 2 개의 층의 막(35, 36)을 한번에 에칭하고, 양쪽다 셀프 얼라인해서 형성해도 좋다.
도 15 및 도 16에서 설명한 공정은 본 발명의 특징인데, 먼저 실리콘 질화막(35)을 형성한 후에 에칭 공정이나 산화 공정없이 바로 실리콘막을 형성하는 것이다. 실리콘막에 의해서 실리콘 질화막의 보호를 행하고, 또 전극이 될 부분이다. 또, a-Si막에서 제1 상층 전극이 되므로 폴리 실리콘막보다도 그의 부착 온도가 낮기 때문에 결함 유발을 억제할 수 있다.
또, 유전체인 실리콘 질화막(35)을 저항체막의 기재막으로 하는데에 특징이 있다. 도 19에 도시한 바와 같이 기재막으로서 실리콘 질화막을 채용함으로써 더욱 편차를 저하시킬 수 있다. 더우기 저항체막의 기재로서 콘덴서의 유전체막을 공용하므로 별도로 기재막의 형성 공정을 마련하지 않고 형성할 수 있다.
다시, 도 17에 도시한 바와 같이 제3 절연막(39)을 전면에 형성한다. 저항체막(38)과 제1 상층 전극(37)의 표면에는 산화층(40, 41)이 형성되어 있다.
마지막으로, 도 18에 도시한 바와 같이, 제1 하층 전극(32)을 노출한 접촉홀(42), 제1 상층 전극(37)을 노출한 개구부(43), 저항체를 노출한 접촉홀(44, 45)를 형성하고, 제2 하층 전극(46), 제2 상층 전극(47), 제1 저항체 전극 및 제2 저항체 전극(49)을 형성한다.
여기서, 접촉홀(42)과 접촉홀(43)에서는 거기에 위치하는 절연막의 두께가 다르기 때문에 접촉홀의 에칭으로 제1 상층 전극(37)도 에칭되어 버린다. 만일 제1 상층 전극(37)이 완전히 에칭되면, 내압 열화가 발생되므로 접촉부가 완전히 개구될 때에 이 제1 상층 전극이 잔류하도록 그 박막이 조정된다.
또, 실리콘 막의 기재로서 실리콘 질화막을 설치하는 것이 바람직하므로 제1 하층 전극(32)의 하층에 실리콘 질화막을 설치함으로써 제1 하층 전극(32)의 막질을 향상시킬 수 있다. 그 결과 이 위의 실리콘 질화막(35)의 막질이 향상된다.
마지막으로, MIS 콘덴서의 유전체층인 실리콘 질화막을 저항체의 기재로서 활용한 반도체 집적 회로에 대해서 설명한다. 상술한 바와 같이 실리콘 질화막은 400-500Å정도를 채용하고 있다. 또, 이것을 기재로서 사용했다.
먼저, 도 20에 도시한 바와 같이 N형 반도체층(30)이 있고, 그 위에는 제1 절연막(31)이 형성되어 있다. 이 반도체층에는 P+형의 분리 영역으로 분리되어 BIP형 또는 Bi-CMOS형의 소자가 구성되는 확산 영역이 형성되어 있다. 따라서, 상기 제1 절연막은 Bi-CMOS에 이용되는 LOCOS 산화막이거나 BIP에 이용하는 두꺼운 산화막으로 한다.
이 산화막(31)의 아래에는 상기 MIS형 콘덴서의 하층 전극 영역(33)이 형성되어 있다. 이 하층 전극 영역(33)은 도면에서는 N+형의 확산 영역으로 되어 있으나, P+형이라도 좋다. 이 하층 전극 영역(33)은 상기 절연막(31)의 개구부(34)를 통해서 노출되어 있고, 이 개구부(34)에는 전면에 유전체층이 되는 실리콘 질화막(35)과 실리콘막(36)이 형성된다.
여기서, 실리콘막(36)은 폴리 실리콘막이나 a-Si막이어도 좋다. 단 a-Si의 쪽이 저항치의 저하, 편차 등에서 우수하다.
이어서, 도 21에 도시한 바와 같이, 실리콘 질화막(35), 실리콘막(36)을 패터닝한다. 실리콘 질화막(35)은 콘덴서와 저항체의 배치 영역을 포함하는 연속된 막이어도 괜찮고 그 사이를 분리해서 2 개의 영역으로 해도 관계없다. 만약 콘덴서의 막 두께가 1000Å을 초과하는 두꺼운 경우는 변형을 고려하여 분리하는 편이 좋다. 콘덴서의 상기 개구부(34)에 대응하는 부분에는 실리콘막(36)에 의해서 제1 상층 전극(37)이 형성되고 저항체가 형성되는 부분에는 저항체막(38)이 형성된다. 방법으로서는 콘덴서와 저항체에 대응하는 실리콘막(36)이 잔류하도록 에칭하고 그 후에 실리콘 질화막을 에칭하면 좋다. 또, 2 개의 층(35, 36)을 한번에 에칭하여 콘덴서와 저항체에 대응하는 양막 모두를 셀프 얼라인시켜 형성해도 좋다.
도 20 및 도 21로 설명한 공정은 본 발명의 특징인데, 먼저, 실리콘 질화막(35)을 성막한 후에 에칭 공정이나 산화 공정없이 바로 실리콘막(36)을 형성하는데에 있다. 실리콘막(36)은 실리콘 질화막의 보호를 행하며, 또한 그 위에 형성되는 제2 상층 전극인 Al 전극(47)과 접촉하는 전극이 된다. 또, a-Si막을 제1 상층 전극으로 함으로써 폴리 실리콘막 보다도 그의 부착 온도가 낮기 때문에 실리콘의 성막시에 유전체층으로부터의 결함 유발을 억제할 수 있다.
또 유전체인 실리콘 질화막(35)을 저항체막(38)의 기재막으로 하는데에 특징을 갖는다. 전 실시예에서도, 도 19를 사용하여 설명하고 있으므로 여기서는 생략한다.
다시 도 22와 같이 제3 절연막(39)을 전면에 형성한다. 여기서 저항체막(38)과 제1 상층 전극(37)의 표면에는 제2 절연막인 산화막(40, 41)이 형성되어 있으나 없어도 무방하다.
마지막으로, 하층 전극 영역(32)를 노출한 접촉홀(42), 제1 상층 전극(37)을 노출한 개구부(43), 저항체를 노출한 접촉홀(44, 45)를 형성하고, 하층 전극(46), 제2 상층 전극(47), 제1 저항체 전극 및 제2 저항체 전극(48)을 형성한다.
여기서, 접촉홀(42)과 접촉홀(43)에서는 그곳에 위치하는 절연막의 두께가 다르기 때문에 접촉홀(42)의 에칭으로 제1 상층 전극(37)도 에칭되어 버린다. 만일 제1 상층 전극(37)이 완전히 에칭되면, 내압 열화가 발생되므로 접촉부(42)가 완전히 개구될 때에 이 제1 상층 전극이 개구부 전면에 널리 잔류하도록 그의 막 두께가 조정된다.
또, 도 20 및 도 21을 보면, 저항체막(38)과 제1 상층 전극(37)은 동일한 공정으로 한번에 형성되고 있으나, 각기 형성해도 관계없다. 또 MIS형 콘덴서의 유전체층(35)의 보호를 생각하지 않으면, 이 제1 상층 전극(37)은 생략해도 된다.
더우기 실리콘막으로의 불순물의 도프 공정은 미리 실란 가스에 혼입되어 있어도 좋고, 실리콘이 성막된 후에 도입되어도 좋다. 또 소자를 구성하는 확산 영역의 형성 공정을 이용하여 형성해도 좋다.
이상의 설명으로부터 명백한 바와 같이, 첫째로 절연층상에 비정질 형상의 실리콘층을 형성하고, 열처리하여 상기 불순물을 확산함으로써, 막의 시트 저항 Rs의 편차를 억제할 수 있고, 또 시트 저항의 값을 고온 영역보다도 작게할 수 있다. 요컨데 이 막을 저항체로서 채용함으로써 저항치의 편차도 억제할 수 있다.
또 저항체의 실리콘 표면 거칠기 정도는 a-Si와 동등하게 평탄하며, 또 입경을 관찰할 수 없는 등으로 인해서 저항체의 형상에 에칭을 해도 평탄을 유지하면서 균일한 형상으로 형성할 수 있다. 요컨대, 표면의 요철이나 편차의 하나의 요소인 입경의 에칭이 전혀 없으므로 정밀도가 우수한 형상을 실현할 수 있고, 한층 정밀도가 우수한 저항치를 실현할 수 있다.
이어서, MIS형 또는 MIS형 콘덴서로서는 첫째로, 콘덴서의 유전체층이 되는 실리콘 질화막을 저항체막의 하층에 설치함으로써 저항체의 편차를 감소할 수 있다. 또, 콘덴서의 유전체막은 막두께가 얇기 때문에 저항체에 가해지는 변형도 억제된다.
둘째로, 하층 전극을 도전체로서 기능하는 실리콘막으로 구성하고 그의 하층에 실리콘 질화막을 설치함으로써 하층 전극으로서의 기능을 향상시킬 수 있다.
세째로, 유전체층과 상층 전극과의 사이에 도전체로서 기능하는 실리콘막을 설치하고, 저항체막은 저항체로서 기능하는 실리콘막을 설치함으로써 전자는 유전체층의 보호막으로서 기능할 수 있음과 동시에 후자는 저항체의 편차를 억제할 수 있다.
네째로, 제1 하층 전극(또는 하층 전극 영역)의 노출부 및 예정의 저항막 형성 영역에 유전체층인 실리콘 질화막을 형성하고, 콘덴서의 유전체층이 될 부분에는 제1 상층 전극의 도전 재료로서 기능하는 실리콘막을, 저항체막 형성 영역에는 저항체로서 기능하는 실리콘막을 형성함으로써 콘덴서의 유전체 재료로서 이루어지는 실리콘 질화막을 저항체의 기재막으로서 활용할 수가 있어서 실리콘 질화막의 형성 공정을 공용할 수 있다.
다섯째로, 저항체막의 기재에 실리콘 질화막을 배치한 것과 동일하게 제1 하층 전극의 기재에 실리콘 질화막을 형성함으로써 제1 하층 전극의 막질을 향상시킬 수 있다.
따라서, 저항체와 콘덴서의 특징을 한꺼번에 향상시킬 수 있어서, IC 전체의 수율을 향상시킬 수 있다.
도 1은 본 발명의 a-Si와 종래의 폴리 Si막이 설치되었을 때의 상태를 설명한 도면.
도 2는 도 1의 2 종류의 막에 이온 주입을 행하였을 때의 상태를 설명한 도면.
도 3은 도 2의 2 종류의 막을 어닐링하였을 때의 상태를 설명한 도면.
도 4는 본 발명과 종래의 저항막의 시트 저항을 설명한 도면.
도 5는 도 4의 시트 저항의 편차를 설명한 도면.
도 6은 본 발명의 제1 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 7은 본 발명의 제1 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 8은 본 발명의 제1 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 9는 본 발명의 제1 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 10은 본 발명의 제1 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 11은 본 발명의 제1 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 12는 본 발명의 제1 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 13은 본 발명의 제1 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 14는 본 발명의 제2 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 15는 본 발명의 제2 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 16은 본 발명의 제2 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 17은 본 발명의 제2 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 18은 본 발명의 제2 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 19는 기재(基材)를 실리콘 산화막, 실리콘 질화막을 나누어, 저항치의 편차를 조사한 도면.
도 20은 본 발명의 제3 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 21은 본 발명의 제3 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 22는 본 발명의 제3 실시예인 반도체 집적 회로의 제조 방법을 설명한 단면도.
도 23은 종래의 저항체를 설명한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : P형 반도체 기판
11 : P+형 매립층
12 : N+형 매립층
13 : P+형 하측 분리 영역
14 : N형 에피택셜층
15 : 실리콘 산화막
18 : 레지스트

Claims (4)

  1. 단일 회로 기판 상에 집적되는 커패시터 및 저항 소자를 포함하는 반도체 소자의 제조 방법에 있어서,
    상기 반도체 소자의 상기 기판 또는 소정의 반도체층 상에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층의 표면상에 비정질 실리콘층을 형성하는 단계와,
    상기 비정질 실리콘층에 불순물을 도핑하는 단계와,
    상기 불순물이 도핑된 비정질 실리콘층을 열처리함으로써 상기 불순물을 확산시켜 제1 하층 전극을 형성하는 단계와,
    상기 제1 하층 전극이 부분적으로 노출되는 개구를 갖는 제2 절연층을 상기 제1 하층 전극 상에 형성하는 단계와,
    상기 개구 및 소정의 저항층 형성 영역 상에 실리콘 질화막층을 형성하는 단계와,
    상기 실리콘 질화막층의 표면상에 상기 개구 및 상기 저항층 형성 영역을 덮는 비정질 실리콘층을 형성함으로써 제1 상층 전극과 저항층을 각각 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 비정질 실리콘층이 형성된 후에 상기 기판의 전 표면을 실질적으로 덮는 제3 절연층을 형성하는 단계와,
    상기 제3 절연층의 소정의 부분들에 개구들을 형성하는 단계와,
    상기 개구들 중 하나의 개구에서 상기 커패시터의 상기 제1 하층 전극과 접촉하는 제2 하층 전극을 형성하는 단계와,
    상기 개구들 중 다른 개구에서 상기 커패시터의 상기 제1 상층 전극과 접촉하는 제2 상층 전극을 형성하는 단계와,
    상기 개구들 중 또 다른 개구에서 상기 저항 소자의 상기 저항층과 접촉하는 제1 저항 전극 및 제2 저항 전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 커패시터의 상기 하층 전극이 형성되기 전에 상기 하층 전극의 기재로서 사용되는 실리콘 질화막층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 비정질 실리콘층은 약 520 내지 580도에서 형성되는 반도체 소자의 제조 방법.
KR1019980002665A 1997-01-31 1998-01-31 반도체소자의제조방법 KR100553615B1 (ko)

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JP97-019140 1997-01-31
JP1914097 1997-01-31
JP3814797 1997-02-21
JP97-038147 1997-02-21
JP4676797 1997-02-28
JP97-046767 1997-02-28

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