JPH0578172B2 - - Google Patents
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- JPH0578172B2 JPH0578172B2 JP1293490A JP29349089A JPH0578172B2 JP H0578172 B2 JPH0578172 B2 JP H0578172B2 JP 1293490 A JP1293490 A JP 1293490A JP 29349089 A JP29349089 A JP 29349089A JP H0578172 B2 JPH0578172 B2 JP H0578172B2
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- 239000010410 layer Substances 0.000 description 16
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- 230000000694 effects Effects 0.000 description 3
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- 230000010354 integration Effects 0.000 description 2
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Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は配線パターンを改善した半導体装置に
関するもので、特にコンタクトホール、スルーホ
ール等の接続孔と配線との合せ余裕のルール決定
に使用されるものである。
関するもので、特にコンタクトホール、スルーホ
ール等の接続孔と配線との合せ余裕のルール決定
に使用されるものである。
(従来の技術)
従来、コンタクトホール、スルーホール等の接
続孔と配線との合せ余裕は、四方の全てが孔の周
囲から等距離となるように設けられていた。これ
は、フオトリソグラフイ時の合せ誤差があらゆる
方向にランダムに生じるためである。よつて、そ
の合せ誤差が零の場合には、第3図a及びbに示
すように、アラウンド幅(配線の合せ余裕部Hを
いう。以下同じ。)は四方の全てが等幅となる。
ここで、11は接続孔、12は配線層、13は層
間絶縁膜をそれぞれ示している。
続孔と配線との合せ余裕は、四方の全てが孔の周
囲から等距離となるように設けられていた。これ
は、フオトリソグラフイ時の合せ誤差があらゆる
方向にランダムに生じるためである。よつて、そ
の合せ誤差が零の場合には、第3図a及びbに示
すように、アラウンド幅(配線の合せ余裕部Hを
いう。以下同じ。)は四方の全てが等幅となる。
ここで、11は接続孔、12は配線層、13は層
間絶縁膜をそれぞれ示している。
ところで、同図に示すように、接続孔11上の
配線層12は、くびれ部分Sが生じたものとなつ
ている。よつて、接続孔11を介して電流i1〜i4
が流れた場合、くびれ部分Sでの抵抗が大きくな
る。このため、接続孔11近辺の配線抵抗(以下
「接続孔抵抗」という。)は、第4図に示すような
等価回路に置き換えられる。そして、接続孔11
と配線12とのパターンの合せ誤差が零の時は、
配線引出し側の電流路が十分となるように設計し
てあるため、接続孔抵抗は問題とならない。
配線層12は、くびれ部分Sが生じたものとなつ
ている。よつて、接続孔11を介して電流i1〜i4
が流れた場合、くびれ部分Sでの抵抗が大きくな
る。このため、接続孔11近辺の配線抵抗(以下
「接続孔抵抗」という。)は、第4図に示すような
等価回路に置き換えられる。そして、接続孔11
と配線12とのパターンの合せ誤差が零の時は、
配線引出し側の電流路が十分となるように設計し
てあるため、接続孔抵抗は問題とならない。
しかしながら、実際にはパターンの合せ誤差α
があるため、接続孔11と配線層12とは様々な
ズレを生じる。
があるため、接続孔11と配線層12とは様々な
ズレを生じる。
第5図a乃至cは、接続孔11と配線層12と
の合せズレの3態様を示すものである。以下、同
図並びに前記第3図及び第4図を参照しながらそ
の態様について説明する。
の合せズレの3態様を示すものである。以下、同
図並びに前記第3図及び第4図を参照しながらそ
の態様について説明する。
第5図aは、接続孔11が配線引出し側に対し
て反対側へズレた場合を示している。この場合に
は、アラウンド幅B1が狭くなり抵抗R3、R3′の増
大が問題となるが、この場合に影響を受ける電流
i3の全体に占める割合は少ない。また、アラウン
ド幅B2が広くなりR2及びR2′が減少する方向であ
るから全体としての接続孔抵抗値の変化はほとん
どないと考えてよい。
て反対側へズレた場合を示している。この場合に
は、アラウンド幅B1が狭くなり抵抗R3、R3′の増
大が問題となるが、この場合に影響を受ける電流
i3の全体に占める割合は少ない。また、アラウン
ド幅B2が広くなりR2及びR2′が減少する方向であ
るから全体としての接続孔抵抗値の変化はほとん
どないと考えてよい。
同図bは、接続孔11が配線引出し側に対して
垂直側ヘズレた場合を示している。この場合に
は、アラウンド幅C1が狭くなり、アラウンド幅
C2が広くなるため、抵抗(R2+R3)と抵抗
(R2′+R′)とが相補的に増減する。よつて、接続
孔抵抗値への影響は、全体として少ない。
垂直側ヘズレた場合を示している。この場合に
は、アラウンド幅C1が狭くなり、アラウンド幅
C2が広くなるため、抵抗(R2+R3)と抵抗
(R2′+R′)とが相補的に増減する。よつて、接続
孔抵抗値への影響は、全体として少ない。
同図cは、接続孔11が配線引出し側へズレた
場合を示している。この場合には、アラウンド幅
B2が狭くなるため、実効的な電流路が狭くなり、
接続孔抵抗の増大が問題となる。即ち、電流は、
抵抗r1、R2及びR2′の全てを通つて流れているが、
構造上高抵抗となる抵抗r1を流れる電流i1より
は、抵抗R2、R2′を流れる電流I2、I2′が支配的と
なる。また、電流I2及びI2′は、抵抗r2〜r4等を介
して流れているため、その流路抵抗は大きなもの
となる。よつて、この場合は、合せズレの影響を
直接受け、接続孔抵抗値は大きくなる。なお、こ
の場合における合せズレ量(μm)と接続孔抵抗
値(合せズレ量が零時の抵抗との相対値)との関
係を第6図の曲線Iに示す。
場合を示している。この場合には、アラウンド幅
B2が狭くなるため、実効的な電流路が狭くなり、
接続孔抵抗の増大が問題となる。即ち、電流は、
抵抗r1、R2及びR2′の全てを通つて流れているが、
構造上高抵抗となる抵抗r1を流れる電流i1より
は、抵抗R2、R2′を流れる電流I2、I2′が支配的と
なる。また、電流I2及びI2′は、抵抗r2〜r4等を介
して流れているため、その流路抵抗は大きなもの
となる。よつて、この場合は、合せズレの影響を
直接受け、接続孔抵抗値は大きくなる。なお、こ
の場合における合せズレ量(μm)と接続孔抵抗
値(合せズレ量が零時の抵抗との相対値)との関
係を第6図の曲線Iに示す。
(発明が解決しようとする課題)
このように、従来は、パターンの合せ誤差αが
あらゆる方向へランダムに生じており、接続孔が
配線引出し側へズレた場合にはその合せズレの影
響を直接受け、接続孔抵抗値が大きくなるという
欠点があつた。
あらゆる方向へランダムに生じており、接続孔が
配線引出し側へズレた場合にはその合せズレの影
響を直接受け、接続孔抵抗値が大きくなるという
欠点があつた。
よつて、本発明は、コンタクトホール、スルー
ホール等の接続孔と配線層との合せズレが生じた
場合でも接続孔抵抗値が増大しないような半導体
装置を提供することを目的とする。
ホール等の接続孔と配線層との合せズレが生じた
場合でも接続孔抵抗値が増大しないような半導体
装置を提供することを目的とする。
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために、本発明の半導体装
置は、半導体基板と、この半導体基板上に形成さ
れる配線の接続孔と、この接続孔上に形成され、
かつ、その配線引出し側における前記接続孔との
合せ余裕が、パターンの合せズレを補償するため
に必要な所定幅だけ、所定の合せ余裕より広く設
けられる配線層とを有している。
置は、半導体基板と、この半導体基板上に形成さ
れる配線の接続孔と、この接続孔上に形成され、
かつ、その配線引出し側における前記接続孔との
合せ余裕が、パターンの合せズレを補償するため
に必要な所定幅だけ、所定の合せ余裕より広く設
けられる配線層とを有している。
また、前記配線引出し側における前記接続孔と
の合せ余裕は、前記配線引出し側以外における前
記接続孔との合せ余裕より広く設けられている。
の合せ余裕は、前記配線引出し側以外における前
記接続孔との合せ余裕より広く設けられている。
(作用)
このような構成によれば、接続孔が配線引出し
側へズレた場合にも、あらかじめ前記配線引出し
側における前記接続孔との合せ余裕が、パターン
の合せズレを補償するのに必要な所定幅だけ、所
定の合せ余裕より広く設けられている。このた
め、合せズレが発生しても必要なアラウンド幅は
確保でき、接続孔抵抗値の変化が問題となること
もない。
側へズレた場合にも、あらかじめ前記配線引出し
側における前記接続孔との合せ余裕が、パターン
の合せズレを補償するのに必要な所定幅だけ、所
定の合せ余裕より広く設けられている。このた
め、合せズレが発生しても必要なアラウンド幅は
確保でき、接続孔抵抗値の変化が問題となること
もない。
(実施例)
以下、図面を参照しながら本発明の一実施例に
係わる半導体装置について詳細に説明する。な
お、この説明において、全図にわたり共通部分に
は共通の参照符号を用いることで重複説明を避け
ることにする。
係わる半導体装置について詳細に説明する。な
お、この説明において、全図にわたり共通部分に
は共通の参照符号を用いることで重複説明を避け
ることにする。
第1図は本発明の第1の実施例に係わる半導体
装置のパターン形状を示している。ここで、21
は半導体基板、22は接続孔、23は配線層、A
は配線幅、B及びCはアラウンド幅をそれぞれ示
している。
装置のパターン形状を示している。ここで、21
は半導体基板、22は接続孔、23は配線層、A
は配線幅、B及びCはアラウンド幅をそれぞれ示
している。
半導体基板21上には、コンタクトホール、ス
ルーホール等の接続孔22が形成されている。接
続孔22上には配線層23が形成されている。配
線層23は、その配線引出し側における接続孔2
2との合せ余裕が、パターンの合せズレを補償す
るために必要な所定幅だけ、所定の合せ余裕(パ
ターンの合せ誤差が零の時、配線引出し側の電流
路が十分となるような合せ余裕をいう。以下同
じ。)より広く設けられている。また、前記配線
引出し側以外における前記接続孔との合せ余裕
は、パターンが大きくならない程度に必要な所定
幅だけ設けられている。具体的には、配線引出し
側における接続孔22との合せ余裕は、接続孔2
2と配線層23とのパターンの合せ精度分だけ所
定の合せ余裕より広く設けられている。
ルーホール等の接続孔22が形成されている。接
続孔22上には配線層23が形成されている。配
線層23は、その配線引出し側における接続孔2
2との合せ余裕が、パターンの合せズレを補償す
るために必要な所定幅だけ、所定の合せ余裕(パ
ターンの合せ誤差が零の時、配線引出し側の電流
路が十分となるような合せ余裕をいう。以下同
じ。)より広く設けられている。また、前記配線
引出し側以外における前記接続孔との合せ余裕
は、パターンが大きくならない程度に必要な所定
幅だけ設けられている。具体的には、配線引出し
側における接続孔22との合せ余裕は、接続孔2
2と配線層23とのパターンの合せ精度分だけ所
定の合せ余裕より広く設けられている。
例えば、必要なパターンの合せ精度が3σ(σは
正規分布における分散)で0.5μm程度の場合は、
最小1.0μm程度のアラウンド幅Bを確保するため
には、配線引出し側の合せ余裕の設計幅を約1.5μ
mにすればよい。この場合、パターンの合せズレ
が零のときはアラウンド幅Bは、実質的に合せ余
裕の設計幅どうり約1.5μmとなり、また、パター
ンの合せズレが0.5μm程度あつたときでもアラウ
ンド幅Bは約1.0μmを確保できる。
正規分布における分散)で0.5μm程度の場合は、
最小1.0μm程度のアラウンド幅Bを確保するため
には、配線引出し側の合せ余裕の設計幅を約1.5μ
mにすればよい。この場合、パターンの合せズレ
が零のときはアラウンド幅Bは、実質的に合せ余
裕の設計幅どうり約1.5μmとなり、また、パター
ンの合せズレが0.5μm程度あつたときでもアラウ
ンド幅Bは約1.0μmを確保できる。
また、配線引出し側以外の合せ余裕の設計幅
は、例えば最小0.2μm程度のアラウンド幅Cを得
るように約0.7μmとする。なぜなら、配線引出し
側の合せ余裕の設計幅と同じにすると、接続孔2
2部における配線層23のパターンが大きくな
り、集積度が低下するからである、よつて、配線
引出し側以外の合せ余裕の設計幅は、パターンが
大きくならない程度に必要な所定幅だけ設ければ
よい。ここで、配線幅Aは約2μm、接続孔22
の寸法は約3.0×3.0μmとしている。
は、例えば最小0.2μm程度のアラウンド幅Cを得
るように約0.7μmとする。なぜなら、配線引出し
側の合せ余裕の設計幅と同じにすると、接続孔2
2部における配線層23のパターンが大きくな
り、集積度が低下するからである、よつて、配線
引出し側以外の合せ余裕の設計幅は、パターンが
大きくならない程度に必要な所定幅だけ設ければ
よい。ここで、配線幅Aは約2μm、接続孔22
の寸法は約3.0×3.0μmとしている。
このような構成によれば、接続孔22が配線引
出し側へズレたときにも、あらかじめ配線引出し
側の合せ余裕をその合せズレに対応できる所定幅
だけ、所定の合せ余裕より広く設けている。この
ため、接続孔22が配線引出し側へズレても必要
なアラウンド幅Bは確保でき、接続孔抵抗値を変
化させることはない。
出し側へズレたときにも、あらかじめ配線引出し
側の合せ余裕をその合せズレに対応できる所定幅
だけ、所定の合せ余裕より広く設けている。この
ため、接続孔22が配線引出し側へズレても必要
なアラウンド幅Bは確保でき、接続孔抵抗値を変
化させることはない。
ところで、前記実施例について、配線引出し側
の合す余裕の設計幅を約15μm、配線引出し側以
外の合せ余裕の設計幅を約0.7μmに設定して接続
孔22上に配線層23を形成したときの接続孔抵
抗値を調べてみた。その結果、第6図の曲線に
示すように、配線引出し側への接続孔22の合せ
ズレ量が1.0μmの範囲(アラウンド幅Bが0.5〜
1.5μmの範囲)では、接続孔抵抗値の変化は認め
られなかつた。
の合す余裕の設計幅を約15μm、配線引出し側以
外の合せ余裕の設計幅を約0.7μmに設定して接続
孔22上に配線層23を形成したときの接続孔抵
抗値を調べてみた。その結果、第6図の曲線に
示すように、配線引出し側への接続孔22の合せ
ズレ量が1.0μmの範囲(アラウンド幅Bが0.5〜
1.5μmの範囲)では、接続孔抵抗値の変化は認め
られなかつた。
また、本発明を4500素子のバイポーラLSI(AD
コンバータ)に適用したところ、集積度の低下は
認められなかつた。
コンバータ)に適用したところ、集積度の低下は
認められなかつた。
第2図は本発明の第2の実施例に係わる半導体
装置のパターン形状を示している。
装置のパターン形状を示している。
半導体基板21上には、コンタクトホール、ス
ルーホール等の接続孔22が形成されている。接
続孔22上には配線層23が形成されている。こ
の配線層23は、配線延長部Pとコンタクト部Q
とが鈍角(π/2<θ<π)となるように接続さ
れている。なお、配線延長部Pとコンタクト部Q
とが直角に接続されている場合は前記第1の実施
例となる。そして、その配線引出し側(アラウン
ド幅B方向)における接続孔22との合せ余裕
は、パターンの合せズレを補償するのに必要な所
定幅だけ、所定の合せ余裕より広く設けられてい
る。
ルーホール等の接続孔22が形成されている。接
続孔22上には配線層23が形成されている。こ
の配線層23は、配線延長部Pとコンタクト部Q
とが鈍角(π/2<θ<π)となるように接続さ
れている。なお、配線延長部Pとコンタクト部Q
とが直角に接続されている場合は前記第1の実施
例となる。そして、その配線引出し側(アラウン
ド幅B方向)における接続孔22との合せ余裕
は、パターンの合せズレを補償するのに必要な所
定幅だけ、所定の合せ余裕より広く設けられてい
る。
例えば、必要なパターンの合せ精度が3σ(σは
正規分布における分散)で0.5μm程度の場合は、
最小1.0μm程度のアラウンド幅Bを確保するため
には、配線引出し側(アラウンド幅B方向)の合
せ余裕の設計幅を約1.5μmにすればよい。また、
配線引出し側以外の合せ余裕の設計幅は、最小
0.2μm程度のアラウンド幅Cを得るように、約
0.7μmとする。
正規分布における分散)で0.5μm程度の場合は、
最小1.0μm程度のアラウンド幅Bを確保するため
には、配線引出し側(アラウンド幅B方向)の合
せ余裕の設計幅を約1.5μmにすればよい。また、
配線引出し側以外の合せ余裕の設計幅は、最小
0.2μm程度のアラウンド幅Cを得るように、約
0.7μmとする。
このような構成では、接続孔22が配線引出し
側(配線の延長方向)へズレた場合に、アラウン
ド幅Bはその合せズレ量のsinθ(θ=3π/4のと
きは1/√2)倍に減少する。しかし、あらかじ
め配線引出し側(アラウンド幅B方向)の合せ余
裕をその合せズレに対応できる所定幅だけ、所定
の合せ余裕より広く設けている。よつて、接続孔
22が配線引出し側(配線の延長方向)へズレて
も必要なアラウンド幅Bは確保でき、接続孔抵抗
値が変化することもない。
側(配線の延長方向)へズレた場合に、アラウン
ド幅Bはその合せズレ量のsinθ(θ=3π/4のと
きは1/√2)倍に減少する。しかし、あらかじ
め配線引出し側(アラウンド幅B方向)の合せ余
裕をその合せズレに対応できる所定幅だけ、所定
の合せ余裕より広く設けている。よつて、接続孔
22が配線引出し側(配線の延長方向)へズレて
も必要なアラウンド幅Bは確保でき、接続孔抵抗
値が変化することもない。
[発明の効果]
以上、説明したように、本発明の半導体装置に
よれば、次のような効果を奏する。
よれば、次のような効果を奏する。
接続孔が配線引出し側へズレた場合にも、あら
かじめ前記配線引出し側における前記接続孔との
合せ余裕が、パターンの合せズレを補償するのに
必要な所定幅、例えば3σだけ所定の合せ余裕よ
り広く設けられている。このため、合せズレが発
生しても必要なアラウンド幅は確保でき、接続孔
抵抗値の変化が問題となることもない。
かじめ前記配線引出し側における前記接続孔との
合せ余裕が、パターンの合せズレを補償するのに
必要な所定幅、例えば3σだけ所定の合せ余裕よ
り広く設けられている。このため、合せズレが発
生しても必要なアラウンド幅は確保でき、接続孔
抵抗値の変化が問題となることもない。
第1図は本発明の第1の実施例に係わる半導体
装置を示す平面パターン図、第2図は本発明の第
2の実施例に係わる半導体装置を示す平面パター
ン図、第3図aは従来の半導体装置を示す平面パ
ターン図、第3図bは同図aのP−P′線に沿う断
面図、第4図はコンタクトホール、スルーホール
等の接続孔近辺における配線の配線抵抗の等価回
路図、第5図は接続孔と配線との合せズレの態様
を示す平面パターン図、第6図は従来及び本発明
の半導体装置について、合せズレ量と接続孔抵抗
値の関係を示す図である。 21……半導体基板、22……接続孔、23…
…配線層、A……配線幅、B,C……アラウンド
幅、P……配線延長部、Q……コンタクト部。
装置を示す平面パターン図、第2図は本発明の第
2の実施例に係わる半導体装置を示す平面パター
ン図、第3図aは従来の半導体装置を示す平面パ
ターン図、第3図bは同図aのP−P′線に沿う断
面図、第4図はコンタクトホール、スルーホール
等の接続孔近辺における配線の配線抵抗の等価回
路図、第5図は接続孔と配線との合せズレの態様
を示す平面パターン図、第6図は従来及び本発明
の半導体装置について、合せズレ量と接続孔抵抗
値の関係を示す図である。 21……半導体基板、22……接続孔、23…
…配線層、A……配線幅、B,C……アラウンド
幅、P……配線延長部、Q……コンタクト部。
Claims (1)
- 【特許請求の範囲】 1 半導体基板と、この半導体基板上に形成され
る配線の接続孔と、この接続孔上に形成され、か
つ、その配線引出し側における前記接続孔との合
せ余裕が、パターンの合せズレを補償するために
必要な所定幅だけ、所定の合せ余裕より広く設け
られる配線層とを具備することを特徴とする半導
体装置。 2 前記配線引出し側における前記接続孔との合
せ余裕は、前記配線引出し側以外における前記接
続孔との合せ余裕より広く設けられていることを
特徴とする請求項1記載の半導体装置。
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1293490A JPH03154341A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
US07/609,601 US5126819A (en) | 1989-11-10 | 1990-11-06 | Wiring pattern of semiconductor integrated circuit device |
EP95117510A EP0702407B1 (en) | 1989-11-10 | 1990-11-07 | Wiring pattern of semiconductor integrated circuit device |
DE69033802T DE69033802T2 (de) | 1989-11-10 | 1990-11-07 | Verfahren zur Herstellung eines Leitermusters einer integrierten Schaltungshalbleiteranordnung |
DE69034215T DE69034215T2 (de) | 1989-11-10 | 1990-11-07 | Leitermuster einer integrierten Halbleiterschaltungsanordnung |
KR1019900017927A KR930010077B1 (ko) | 1989-11-10 | 1990-11-07 | 반도체장치 |
EP90121295A EP0427226B1 (en) | 1989-11-10 | 1990-11-07 | Method of forming a wiring pattern of a semiconductor integrated circuit device |
US08/077,946 US5411916A (en) | 1989-11-10 | 1993-06-18 | Method for patterning wirings of semiconductor integrated circuit device |
US08/375,690 US5523627A (en) | 1989-11-10 | 1995-01-20 | Wiring pattern of semiconductor integrated circuit device |
US09/090,401 USRE37059E1 (en) | 1989-11-10 | 1998-06-04 | Wiring pattern of semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1293490A JPH03154341A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03154341A JPH03154341A (ja) | 1991-07-02 |
JPH0578172B2 true JPH0578172B2 (ja) | 1993-10-28 |
Family
ID=17795414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1293490A Granted JPH03154341A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Country Status (5)
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---|---|
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EP (2) | EP0702407B1 (ja) |
JP (1) | JPH03154341A (ja) |
KR (1) | KR930010077B1 (ja) |
DE (2) | DE69034215T2 (ja) |
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EP0480580A3 (en) * | 1990-09-10 | 1992-09-02 | Canon Kabushiki Kaisha | Electrode structure of semiconductor device and method for manufacturing the same |
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JPH01191914A (ja) * | 1988-01-27 | 1989-08-02 | Toshiba Corp | コンピュータシステム |
JPH01305531A (ja) * | 1988-06-03 | 1989-12-08 | Nec Corp | 改良されたボンディングパッドを有する半導体装置 |
JPH0277090A (ja) * | 1988-09-13 | 1990-03-16 | Toshiba Corp | 表示構成設定方式 |
JPH0379059A (ja) * | 1989-08-22 | 1991-04-04 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH03154341A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-11-10 JP JP1293490A patent/JPH03154341A/ja active Granted
-
1990
- 1990-11-06 US US07/609,601 patent/US5126819A/en not_active Expired - Lifetime
- 1990-11-07 DE DE69034215T patent/DE69034215T2/de not_active Expired - Lifetime
- 1990-11-07 DE DE69033802T patent/DE69033802T2/de not_active Expired - Lifetime
- 1990-11-07 KR KR1019900017927A patent/KR930010077B1/ko not_active IP Right Cessation
- 1990-11-07 EP EP95117510A patent/EP0702407B1/en not_active Expired - Lifetime
- 1990-11-07 EP EP90121295A patent/EP0427226B1/en not_active Expired - Lifetime
-
1993
- 1993-06-18 US US08/077,946 patent/US5411916A/en not_active Expired - Lifetime
-
1995
- 1995-01-20 US US08/375,690 patent/US5523627A/en not_active Ceased
-
1998
- 1998-06-04 US US09/090,401 patent/USRE37059E1/en not_active Expired - Lifetime
Patent Citations (1)
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EP0427226A2 (en) | 1991-05-15 |
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EP0702407A3 (en) | 1997-01-29 |
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DE69034215T2 (de) | 2006-09-21 |
DE69034215D1 (de) | 2006-04-06 |
DE69033802T2 (de) | 2002-04-04 |
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EP0427226A3 (en) | 1991-08-21 |
US5523627A (en) | 1996-06-04 |
EP0702407B1 (en) | 2006-01-11 |
USRE37059E1 (en) | 2001-02-20 |
EP0427226B1 (en) | 2001-09-19 |
DE69033802D1 (de) | 2001-10-25 |
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EP0702407A2 (en) | 1996-03-20 |
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