JPH07106416A - 半導体素子の配線構造 - Google Patents

半導体素子の配線構造

Info

Publication number
JPH07106416A
JPH07106416A JP22674993A JP22674993A JPH07106416A JP H07106416 A JPH07106416 A JP H07106416A JP 22674993 A JP22674993 A JP 22674993A JP 22674993 A JP22674993 A JP 22674993A JP H07106416 A JPH07106416 A JP H07106416A
Authority
JP
Japan
Prior art keywords
wiring
layer wiring
lower layer
contact hole
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22674993A
Other languages
English (en)
Inventor
Young Kwon Jun
ヨン・ゴン・ゾン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Priority to JP22674993A priority Critical patent/JPH07106416A/ja
Publication of JPH07106416A publication Critical patent/JPH07106416A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 配線間隔を減らして集積度を向上させると共
に、コンタクト抵抗を減少させることができる半導体素
子の配線構造を提供することにその目的がある。 【構成】 一定の幅を有して形成される下層配線12
と、前記下層配線12の上層に形成され下層配線12の
直上で下層配線12より広い幅のコンタクト孔15を有
する第2絶縁膜13と、前記コンタクト孔を通じて下層
配線12に連結されるように第2絶縁膜13上に形成さ
れる上層配線14と、を含んで構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体素子の配線構造
に関し、特にコンタクト形成およびビア孔パターン(v
ia hole pattern)を改善した配線構造
に関する。
【0002】
【従来の技術】一般の半導体素子の金属配線方法によれ
ば、上層配線と下層配線とが交差される部分に、コンタ
クト孔を形成する。配線間の接触面積を確保するため
に、コンタクト部分の交差される部分の配線は、コンタ
クトのオーバラップを確実にするために大きくした拡大
領域を有するようにした。
【0003】このような従来コンタクト孔の形成方法を
添付図面を参照して説明する。図1は従来半導体素子の
配線一例を示す平面図であり、図2(a)は図1のA−
A′線断面図であり、図2(b)は図1のB−B′線断
面図である。図示したように、従来半導体素子の配線に
よれば、下層配線2上に上層配線4が交差形成され、こ
れらの交差部分において下層配線2と上層配線4とがコ
ンタクト5される。下層配線12と上層配線14とのコ
ンタクトされる交差部位は、コンタクトマージンのため
に他の領域より大きい幅とされた拡大領域を有する。そ
の製造方法は図2のように半導体基板に下部絶縁層1を
形成し、その上に下層配線2をパターニングする。その
後、下層配線2を上部絶縁層3により隔離させ、下層配
線2の接続すべき部位の上部絶縁層3を選択的に除去し
てコンタクト5を形成した後、上層配線4をコンタクト
5で交差するように形成することにより、下層配線2と
上層配線4とが連結されている。
【0004】また、図3は従来半導体素子の配線の他の
例を示す平面図であり、図4(a)は図3のC−C′線
断面図であり、図4(b)は図3のD−D′線断面図で
ある。この技術は米国特許4,587,549号に記載
されている。図に示すように、これはコンタクト8a,
8b,8c,8dを通じて基板5に連結されるように下
層配線6を形成させ、絶縁層を介してその上に上層配線
7を交差させて形成させた一半導体素子の配線構造であ
る。この場合図4(a)に示すように上層配線7がコン
タクト孔の段差の影響によって、その段差部分で一部が
薄肉化されて上層配線の抵抗が増加し、信頼度が弱化さ
れる現象が生じる。それを防止するために、上層配線7
と下層配線6とが交差する領域内にコンタクト孔を形成
して上層配線7がコンタクト孔の形状による影響を受け
ない部分を有するようにした。
【0005】一方、図5は従来半導体素子の配線のさら
に他の例を示す断面図で、米国特許4,656,732
号に記載されている。この技術はコンタクト孔内に側壁
酸化物を形成することにより金属配線を幾何学的最小形
状としてコンタクト孔の部分に弱い部分を形成しないよ
うにした。
【0006】
【発明が解決しようとする課題】しかしながら、前述し
た従来技術は次のような問題点がある。前者の配線構造
においては、コンタクト誤整列(contact mi
salign)を防止するために、上下層配線が交差さ
れる部分が拡大領域を有するようにしなければならない
ため、配線間の間隔を最小化するには限界がある。従っ
て集積度を向上させることができない問題点があった。
後者の配線構造においては、米国特許4,587,54
9に記載したように、コンタクト孔が上下層の配線間の
交差部内に形成されるので、集積度は向上できるが、集
積度の増大にしたがってコンタクト孔のサイズが減少し
てコンタクト抵抗が増大される欠点があった。また、米
国特許4,656,732号に記載されたように、コン
タクト孔内に側壁を形成してコンタクト幅を減少させる
のは、やはり集積度が増大されるにしたがってコンタク
ト孔のサイズが減少するので、コンタクト抵抗が急激に
増大される欠点があった。本発明は、上述した問題点を
解消するために、配線間隔を減らして集積度を向上させ
ると共に、コンタクト抵抗を減少させることができる半
導体素子の配線構造を提供することがその目的である。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、半導体基板上に、絶縁膜を間に
おいて下層配線と上層配線とがコンタクト孔を通じて連
結される半導体素子の配線構造において、コンタクト孔
を下層配線の周縁部の少なくとも一部を含むように形成
され、上層配線は下層配線と交差される部分中少なくと
も一面に拡大領域を有するように形成され、下層配線は
拡大領域を有しないように形成される。
【0008】
【実施例】このような本発明を添付図面に基づいて詳述
する。図6は、本発明の第1実施例による半導体素子の
配線を示す平面図であり、図7(a)は図6のE−E′
線断面図であり、図7(b)は図6のF−F′線断面図
である。図6に示すように、下層配線12と上層配線1
4とが交差された部分にコンタクト孔15が形成されて
下層配線12と上層配線14とが交差された部分にコン
タクト孔15が形成されて下層配線12と上層配線14
とが連結された構造である。すなわち、下層配線12は
オーバラップ部分において拡大領域を有しなく、上層配
線14は下層配線12とオーバラップされる部分におい
て拡大領域を有するように形成している。コンタクト孔
15は長方形であり、その長手方向が下層配線12の幅
方向を向いており、コンタクト孔15の短方向幅は上層
配線14の通常部の幅と同一の大きさで形成される。
【0009】その製造方法を説明する。まず、基板上の
第1絶縁膜11上に、下層配線12を形成した後、露出
された全面にわたって第2絶縁膜13を形成する。その
後、下層配線12の上方に位置する第2絶縁膜13を選
択的に除去して上述のような大きさでコンタクト孔15
を形成した後、その上に上層配線14を形成する。した
がって、図7(a)に示すように、図6のE−E′線断
面図は従来技術の同様のものであるが、図6のF−F′
線による断面図は図8に示すように、コンタクト孔が下
層配線の幅の両側に拡がっているので、上層配線14お
よび下層配線12の上面と両側面とに接触されて下層配
線12と上層配線14との接触面積は増加される。
【0010】また、図8は本発明の第2実施例による半
導体素子の配線を示す平面図であり、図9は図8のG−
G′線断面図であり、図10は本発明の第3実施例によ
る半導体素子の配線を示す平面図であり、図11は図1
0のH−H′線断面図である。本発明の第2実施例およ
び第3実施例は、製造方法および配線構造は本発明の第
1実施例とほとんど類似し、下層配線のオーバラップさ
れる領域の一部のみ(左側または右側)に上層配線14
が拡大領域を有するようにした点が第1実施例のものと
相異である。第1実施例と同様に下層配線12と上層配
線14とはコンタクト孔15を通じて接続される。その
際コンタクト孔15は下層配線12の幅の両側にまで拡
がっているので接触面積は増大される。
【0011】図12は本発明の第4実施例による半導体
素子の配線を示す平面図であり、図13は図12のI−
I′線断面図である。第4実施例による配線構造の製造
方法は、第1実施例と同一であるが、下層配線12の端
部に上層配線14を交差させて形成した点のみが相異す
る。すなわち、下層配線12の幅方向両側と端部とを含
むようにコンタクト孔15を形成し、上層配線14は下
層配線12のオーバラップされる領域の下層配線12方
向の一部にのみ拡大領域を有するように形成して下層配
線12の上面、両側面、端面が上層配線14と連結され
るようにする。したがって、接触面積が増大され拡大領
域部分が減少されるので、半導体素子の集積度を向上さ
せることができる。
【0012】一方、図14は本発明の第5実施例による
半導体素子の配線を示す平面図であり、図15は図14
のJ−J′線断面図で、下層配線12の端部に上層配線
14を交差させたものである。この第5実施例は図12
に示した第4実施例にほとんど類似した構造であるが、
コンタクト孔15が下層配線12の幅方向に拡がらず、
端部のみが含まれるように形成されて下層配線12の上
面および端部面が上層配線14に接触されることにより
接触面積を増大したものである。
【0013】
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。 1.コンタクト孔のサイズを減少せず、上層配線と下層
配線との接触面積を増大させることができるので、コン
タクト抵抗が減少される。 2.図16に示すように上層配線は下層配線にオーバラ
ップされる領域の一部分のみに拡大領域を有するように
し、下層配線は拡大領域を有しないようにすることがで
きるので、配線間の間隔を減らすことができ、しかも集
積度を向上させることができる。
【図面の簡単な説明】
【図1】従来の半導体素子の配線の一例を示す平面図で
ある。
【図2】図1のA−A′線断面図(a)とB−B′線断
面図(b)である。
【図3】従来の半導体素子の配線の他の例を示す平面図
である。
【図4】図3のC−C′線断面図(a)と、D−D′線
断面図(b)である。
【図5】従来の半導体素子の配線のさらに他の例を示す
断面図である。
【図6】本発明の第1実施例による半導体素子の配線を
示す平面図である。
【図7】図6のE−E′線断面図(a)とF−F′線断
面図(b)である。
【図8】本発明の第2実施例による半導体素子の配線を
示す平面図である。
【図9】図8のG−G′線断面図である。
【図10】本発明の第3実施例による半導体素子の配線
を示す平面図である。
【図11】図10のH−H′線断面図である。
【図12】本発明の第4実施例による半導体素子の配線
を示す平面図である。
【図13】図12のI−I′線断面図である。
【図14】本発明の第5実施例による半導体素子の配線
を示す平面図である。
【図15】図14のJ−J′線断面図である。
【図16】本発明の半導体素子の配線による集積度の向
上を説明するための平面図である。
【符号の説明】
11,13 絶縁膜 12 下層配線 14 上層配線 15 コンタクト孔

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 一定の幅を有して形成される下層配線
    (12)と、 前記下層配線(12)の上層に形成され下層配線(1
    2)上の所定の位置に下層配線(12)より広い幅のコ
    ンタクト孔(15)を有する第2絶縁膜(13)と、 前記コンタクト孔を通じて下層配線(12)に連結され
    るように第2絶縁膜(13)上に形成される上層配線
    (14)と、を含んで構成されることを特徴とする半導
    体素子の配線構造。
  2. 【請求項2】 コンタクト孔(15)は、一方向が下層
    配線(12)の上面および一側面を含んで形成されるこ
    とを特徴とする第1項記載の半導体素子の配線構造。
  3. 【請求項3】 上層配線(14)は、コンタクト孔に相
    応する部位の両側および下層配線(12)の長手方向に
    拡がる拡大領域を有することを特徴とする第1項記載の
    半導体素子の配線構造。
  4. 【請求項4】 上層配線(14)は、コンタクト孔に相
    応する部位の両側および下層配線(12)の長手方向に
    拡がる拡大領域を有することを特徴とする第2項記載の
    半導体素子の配線構造。
  5. 【請求項5】 上層配線(14)は、コンタクト孔に相
    応する部位の一方の側および下層配線(12)の長手方
    向に拡がる拡大領域を有することを特徴とする第1項記
    載の半導体素子の配線構造。
  6. 【請求項6】 上層配線(14)は、コンタクト孔に相
    応する部位の一方の側および下層配線(12)の長手方
    向に拡がる拡大領域を有することを特徴とする第2項記
    載の半導体素子の配線構造。
  7. 【請求項7】 一定の幅を有して形成される下層配線
    (12)と、 前記下層配線(12)の上層に形成され、下層配線(1
    2)の端部に相応する部位の下層配線(12)の上面、
    側面および端部面を含むコンタクト孔(15)を有する
    第2絶縁膜(13)と、 前記コンタクト孔(15)を通じて下層配線(12)に
    連結されるように第2絶縁膜(13)上に形成される上
    層配線(14)と、を含んで構成されることを特徴とす
    る半導体素子の配線構造。
  8. 【請求項8】 コンタクト孔(15)は、下層配線(1
    2)の上面および端部面を含んで形成されることを特徴
    とする第7項記載の半導体素子の配線構造。
  9. 【請求項9】 上層配線(14)は、コンタクト孔(1
    5)に相応する部位から下層配線(12)の形成された
    方向に拡がる拡大領域を有することを特徴とする第5項
    記載の半導体素子の配線構造。
  10. 【請求項10】 上層配線(14)は、コンタクト孔に
    相応する部位から下層配線(12)の形成された方向に
    拡がる拡大領域を有することを特徴とする第8項記載の
    半導体素子の配線構造。
JP22674993A 1993-08-20 1993-08-20 半導体素子の配線構造 Pending JPH07106416A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22674993A JPH07106416A (ja) 1993-08-20 1993-08-20 半導体素子の配線構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22674993A JPH07106416A (ja) 1993-08-20 1993-08-20 半導体素子の配線構造

Publications (1)

Publication Number Publication Date
JPH07106416A true JPH07106416A (ja) 1995-04-21

Family

ID=16850013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22674993A Pending JPH07106416A (ja) 1993-08-20 1993-08-20 半導体素子の配線構造

Country Status (1)

Country Link
JP (1) JPH07106416A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909487B2 (en) 2002-05-22 2005-06-21 Seiko Epson Corporation Electro-optical device and semiconductor device
US7166923B2 (en) 2003-03-26 2007-01-23 Seiko Epson Corporation Semiconductor device, electro-optical unit, and electronic apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909487B2 (en) 2002-05-22 2005-06-21 Seiko Epson Corporation Electro-optical device and semiconductor device
US7166923B2 (en) 2003-03-26 2007-01-23 Seiko Epson Corporation Semiconductor device, electro-optical unit, and electronic apparatus

Similar Documents

Publication Publication Date Title
US5561327A (en) Multilayer interconnection structure for a semiconductor device
US5358903A (en) Contact of a semiconductor device and its manufacturing process
JPS5919354A (ja) 半導体装置
JPH0783053B2 (ja) 半導体装置
JPH07106416A (ja) 半導体素子の配線構造
JPS60236266A (ja) 半導体装置
JPH04320051A (ja) 半導体装置の層間コンタクト構造及びその方法
JPH0249010B2 (ja)
KR0140683B1 (ko) 반도체 소자의 배선구조
KR100200687B1 (ko) 새로운 패드층을 구비하는 반도체장치
JPH07297284A (ja) 半導体素子製造方法
US5331733A (en) Method for manufacturing a connection device for a semiconductor device
JP3270863B2 (ja) 半導体装置
KR100207443B1 (ko) 반도체장치 및 그 제조방법
JPS6148779B2 (ja)
JP2797929B2 (ja) 半導体装置
JPS60178641A (ja) 半導体装置
JP2001257263A (ja) 半導体装置およびその製造方法
JPS63292672A (ja) 半導体装置
JPH0810691B2 (ja) 異形状の素子分離領域の接合構造を有する半導体装置
JPS60208845A (ja) 半導体装置の配線形成法
JPS6239027A (ja) 半導体装置の製造方法
JPH04196461A (ja) 半導体集積回路
JPH0680733B2 (ja) 半導体装置の配線接続部
JPH05160277A (ja) 半導体装置