JPH05160277A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05160277A JPH05160277A JP3318132A JP31813291A JPH05160277A JP H05160277 A JPH05160277 A JP H05160277A JP 3318132 A JP3318132 A JP 3318132A JP 31813291 A JP31813291 A JP 31813291A JP H05160277 A JPH05160277 A JP H05160277A
- Authority
- JP
- Japan
- Prior art keywords
- layer wiring
- lower layer
- wiring
- region
- upper layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4825—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body for devices consisting of semiconductor layers on insulating or semi-insulating substrates, e.g. silicon on sapphire devices, i.e. SOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 本発明は、多層配線を有する半導体装置にお
ける、その上層配線と下層配線との主に交差領域部分の
構造に関するもので、下層の分離絶縁膜などの影響によ
る上層配線の段差被覆性の低下を除去し、配線不良を低
減することを目的とするものである。 【構成】 前記目的のために本発明は、前記交差領域に
おいて、前記上層配線３を前記下層の分離絶縁膜２など
の影響を受けない素子分離領域２ｂ上で前記下層配線４
と交差させるようにしたものである。
ける、その上層配線と下層配線との主に交差領域部分の
構造に関するもので、下層の分離絶縁膜などの影響によ
る上層配線の段差被覆性の低下を除去し、配線不良を低
減することを目的とするものである。 【構成】 前記目的のために本発明は、前記交差領域に
おいて、前記上層配線３を前記下層の分離絶縁膜２など
の影響を受けない素子分離領域２ｂ上で前記下層配線４
と交差させるようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、多層配線を有する半
導体装置における、その上層配線と下層配線との主に交
差領域部分の構造に関するものである。
導体装置における、その上層配線と下層配線との主に交
差領域部分の構造に関するものである。
【０００２】
【従来の技術】ＩＣ，ＬＳＩ等の半導体装置の高集積化
を実現するには、高密度に形成された素子間の相互配線
技術が極めて重要になってくる。この要求の実現に当
り、配線を二層以上の多層化する技術が広く用いられて
いる。
を実現するには、高密度に形成された素子間の相互配線
技術が極めて重要になってくる。この要求の実現に当
り、配線を二層以上の多層化する技術が広く用いられて
いる。
【０００３】上述した多層配線構造の主な構成要素とし
て、各々の配線層を構成する配線パターン，層間絶縁膜
及びスルーホール，コンタクトが挙げられる。
て、各々の配線層を構成する配線パターン，層間絶縁膜
及びスルーホール，コンタクトが挙げられる。
【０００４】誘電体分離基板に多層配線構造を適用した
場合、パターンレイアウトの自由度及び高集積化の観点
から配線層の位置は一般に分離領域上に形成されること
が多い。
場合、パターンレイアウトの自由度及び高集積化の観点
から配線層の位置は一般に分離領域上に形成されること
が多い。
【０００５】以下図面を参照して従来の誘電体分離基板
に適用した多層配線構造について、一例（参考：特開昭
５７−４５２４２号公報）を挙げて説明する。
に適用した多層配線構造について、一例（参考：特開昭
５７−４５２４２号公報）を挙げて説明する。
【０００６】図７（Ａ）は従来の多層配線構造の平面
図，図７（Ｂ）は図７（Ａ）中にＡ−Ａで示す部分の断
面拡大図である。
図，図７（Ｂ）は図７（Ａ）中にＡ−Ａで示す部分の断
面拡大図である。
【０００７】これら図中１は半導体素子形成領域となる
単結晶シリコン島、２は該単結晶シリコン島１を相互に
電気的に絶縁するための分離絶縁膜（従って前記単結晶
シリコン島１間の領域２ａ，２ｂを素子分離領域と称
す）、３及び４は夫々半導体素子間を機能的に結合して
回路動作せしめるための上層配線及び下層配線、５は誘
電体分離基板の支持体層、６は上層配線３及び下層配線
４を電気的に絶縁するための層間絶縁膜、７は誘電体分
離基板の主表面側に形成されたフィールド絶縁膜、１８
は分離絶縁膜の誘電体分離基板の表面露出部の一断面で
ある。
単結晶シリコン島、２は該単結晶シリコン島１を相互に
電気的に絶縁するための分離絶縁膜（従って前記単結晶
シリコン島１間の領域２ａ，２ｂを素子分離領域と称
す）、３及び４は夫々半導体素子間を機能的に結合して
回路動作せしめるための上層配線及び下層配線、５は誘
電体分離基板の支持体層、６は上層配線３及び下層配線
４を電気的に絶縁するための層間絶縁膜、７は誘電体分
離基板の主表面側に形成されたフィールド絶縁膜、１８
は分離絶縁膜の誘電体分離基板の表面露出部の一断面で
ある。
【０００８】即ち、周知のように分離絶縁膜２間（素子
分離領域）のフィールド絶縁膜７上に下層配線４が設け
られており、その上に層間絶縁膜６を介して上層配線３
が下層配線４と直交して形成されている構造である。
分離領域）のフィールド絶縁膜７上に下層配線４が設け
られており、その上に層間絶縁膜６を介して上層配線３
が下層配線４と直交して形成されている構造である。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
誘電体分離基板上に形成された多層配線装置では下層配
線の段差部において上層配線が断線に至ることがしばし
ばあった。また断線に至らないまでも、上層配線の段差
被覆性の低下により局部的な電流密度の増加を生じ、ボ
イドやヒロックといったいわゆるエレクトロマイグレー
ションが発生するという課題があった。
誘電体分離基板上に形成された多層配線装置では下層配
線の段差部において上層配線が断線に至ることがしばし
ばあった。また断線に至らないまでも、上層配線の段差
被覆性の低下により局部的な電流密度の増加を生じ、ボ
イドやヒロックといったいわゆるエレクトロマイグレー
ションが発生するという課題があった。
【００１０】以下図面を参照して上述の課題の詳細につ
いて説明する。
いて説明する。
【００１１】図８（Ａ）は従来の多層配線構造の平面
図，図８（Ｂ）は図８（Ａ）中Ａ−Ａで示す部分の断面
拡大図であり、構成は図７と同じである。
図，図８（Ｂ）は図８（Ａ）中Ａ−Ａで示す部分の断面
拡大図であり、構成は図７と同じである。
【００１２】誘電体分離基板の場合、そのウエハ前処理
工程、特にエッチング工程において、ウエットエッチン
グあるいはドライエッチング処理を施すことにより分離
絶縁膜の表面露出部１８がエッチングされ窪みが形成さ
れ、またその後の酸化処理においても分離絶縁膜の表面
露出部１８には酸化膜は成長しないため、前記窪み部は
より一層深くなりその窪み部の深さはエッチング工程
数、条件にもよるが通常１μｍ程度である。
工程、特にエッチング工程において、ウエットエッチン
グあるいはドライエッチング処理を施すことにより分離
絶縁膜の表面露出部１８がエッチングされ窪みが形成さ
れ、またその後の酸化処理においても分離絶縁膜の表面
露出部１８には酸化膜は成長しないため、前記窪み部は
より一層深くなりその窪み部の深さはエッチング工程
数、条件にもよるが通常１μｍ程度である。
【００１３】前述したように誘電体分離基板の場合配線
層の位置は分離領域上に形成されることが多いが、例え
ばＶ溝を有する誘電体分離基板の場合、その分離間隔Ｗ
は高集積化の観点から、最小限に抑制されるべきである
が、研磨精度上数μｍ〜十数μｍにばらつくため、ある
確率で下層配線４が分離絶縁膜の表面露出部１８とオン
ラインになる場合が生じ、該分離絶縁膜の表面露出部１
８の窪み部の影響により、下層配線４の側面形状が逆テ
ーパー形状となり、さらには層間絶縁膜６の下層配線４
の段差被覆形状が低下し、それゆえ下層配線４に交差す
る上層配線の段差部１９の段差被覆性が著じるしく低下
し、電流密度の増大若しくは断線に至る。
層の位置は分離領域上に形成されることが多いが、例え
ばＶ溝を有する誘電体分離基板の場合、その分離間隔Ｗ
は高集積化の観点から、最小限に抑制されるべきである
が、研磨精度上数μｍ〜十数μｍにばらつくため、ある
確率で下層配線４が分離絶縁膜の表面露出部１８とオン
ラインになる場合が生じ、該分離絶縁膜の表面露出部１
８の窪み部の影響により、下層配線４の側面形状が逆テ
ーパー形状となり、さらには層間絶縁膜６の下層配線４
の段差被覆形状が低下し、それゆえ下層配線４に交差す
る上層配線の段差部１９の段差被覆性が著じるしく低下
し、電流密度の増大若しくは断線に至る。
【００１４】従ってこのような多層配線構造によって構
成した半導体装置では、前記上層配線の段差部１９にて
断線若しくは電流密度の増大によりボイドやヒロックを
生じる頻度が高く、一定時間経過後エレクトロマイグレ
ーションが発生し配線不良を来たすという問題があっ
た。
成した半導体装置では、前記上層配線の段差部１９にて
断線若しくは電流密度の増大によりボイドやヒロックを
生じる頻度が高く、一定時間経過後エレクトロマイグレ
ーションが発生し配線不良を来たすという問題があっ
た。
【００１５】また前記問題を防ぐ目的で素子形成領域上
にて上層配線３ないし下層配線４が交差するように配設
することがしばしばあったが、例えば単結晶シリコン島
１の厚みが３５μｍの場合、該単結晶シリコン島１領域
の寸法は６０〜７０μｍ口と必要以上に大きくなるた
め、無駄な領域が生じチップ縮小化の妨げとなってい
た。
にて上層配線３ないし下層配線４が交差するように配設
することがしばしばあったが、例えば単結晶シリコン島
１の厚みが３５μｍの場合、該単結晶シリコン島１領域
の寸法は６０〜７０μｍ口と必要以上に大きくなるた
め、無駄な領域が生じチップ縮小化の妨げとなってい
た。
【００１６】この発明の目的は、以上述べた上層配線で
の段差被覆性低下による電流集中の影響を軽減し、配線
不良が少なく信頼性の高い多層配線構造の半導体装置を
提供することにある。
の段差被覆性低下による電流集中の影響を軽減し、配線
不良が少なく信頼性の高い多層配線構造の半導体装置を
提供することにある。
【００１７】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の誘電体分離基板上に形成された多層配線
構造として、分離絶縁膜に平行する方向に配設された下
層配線に対して上層配線を交差させる場合において、以
下に述べるような構造とするものである。
め、この発明の誘電体分離基板上に形成された多層配線
構造として、分離絶縁膜に平行する方向に配設された下
層配線に対して上層配線を交差させる場合において、以
下に述べるような構造とするものである。
【００１８】第１の実施例として、上層配線の下層配線
に対する交差領域において、少なくとも下層配線に直交
する素子分離領域上に上層配線を配設する構造とした。
に対する交差領域において、少なくとも下層配線に直交
する素子分離領域上に上層配線を配設する構造とした。
【００１９】第２の実施例として、上層配線ないし下層
配線が各々上層配線と下層配線とを接続するコンタクト
孔を有し、前記上層配線と前記下層配線が少なくとも交
差する領域において、前記下層配線は分離絶縁膜に対し
て直交方向に配設され、前記上層配線は該下層配線を横
断するように配設する構造とした。
配線が各々上層配線と下層配線とを接続するコンタクト
孔を有し、前記上層配線と前記下層配線が少なくとも交
差する領域において、前記下層配線は分離絶縁膜に対し
て直交方向に配設され、前記上層配線は該下層配線を横
断するように配設する構造とした。
【００２０】第３の実施例として、上層配線と下層配線
が交差する領域において、第１方向に延在する下層配線
に対して、少なくとも直交する第２方向に延在する下層
配線領域を有し、すなわち下層配線は分離絶縁膜に一部
分直交する領域を有し、上層配線は前記第２方向に延在
する下層配線領域を少なくとも横断するように配設する
構造とした。
が交差する領域において、第１方向に延在する下層配線
に対して、少なくとも直交する第２方向に延在する下層
配線領域を有し、すなわち下層配線は分離絶縁膜に一部
分直交する領域を有し、上層配線は前記第２方向に延在
する下層配線領域を少なくとも横断するように配設する
構造とした。
【００２１】第４の実施例として、上層配線と下層配線
が交差する領域において、第１方向に延在する下層配線
に対して少なくともある角度θ（０°＜θ＜９０°）を
有する第２方向に延在する下層配線領域を有し、上層配
線は前記第２方向に延在する下層配線領域を少なくとも
横断するように配設する構造とした。
が交差する領域において、第１方向に延在する下層配線
に対して少なくともある角度θ（０°＜θ＜９０°）を
有する第２方向に延在する下層配線領域を有し、上層配
線は前記第２方向に延在する下層配線領域を少なくとも
横断するように配設する構造とした。
【００２２】第５の実施例として、上層配線と下層配線
が交差する領域において、第１方向に延在する下層配線
の一部に少なくとも突起部を有し、該突起部は分離絶縁
膜に対して平行とならないある角度で横断するように配
設し、前記上層配線は少なくとも該突起部を含んだ前記
下層配線を横断するように配設する構造とした。
が交差する領域において、第１方向に延在する下層配線
の一部に少なくとも突起部を有し、該突起部は分離絶縁
膜に対して平行とならないある角度で横断するように配
設し、前記上層配線は少なくとも該突起部を含んだ前記
下層配線を横断するように配設する構造とした。
【００２３】第６の実施例として、上層配線と下層配線
が少なくとも交差する領域において、前記下層配線の一
部に突起部を有し、該突起部は分離絶縁膜に対して直角
方向に配設され、前記上層配線は、前記分離絶縁膜に対
して平行方向より該下層配線の突起部に少なくとも交差
し、該突起部を含んだ前記下層配線を横断するように配
設する構造とした。
が少なくとも交差する領域において、前記下層配線の一
部に突起部を有し、該突起部は分離絶縁膜に対して直角
方向に配設され、前記上層配線は、前記分離絶縁膜に対
して平行方向より該下層配線の突起部に少なくとも交差
し、該突起部を含んだ前記下層配線を横断するように配
設する構造とした。
【００２４】
【作用】本発明は前述したような構造としたので、上層
配線が下層配線と交差する領域において、下層配線の段
差部の全部または一部がフィールド絶縁膜を介して支持
体層ないし半導体素子形成領域の平坦部上に形成される
ことになるか或は段差被覆性が良好な構造となる。従っ
て、誘電体分離基板の製造における研磨精度のばらつき
ないし半導体素子形成領域に対する下層配線のホトリソ
グラフィ時の合せずれによる影響を受けずに、常に安定
した上層配線の段差形状が得られるようになる。
配線が下層配線と交差する領域において、下層配線の段
差部の全部または一部がフィールド絶縁膜を介して支持
体層ないし半導体素子形成領域の平坦部上に形成される
ことになるか或は段差被覆性が良好な構造となる。従っ
て、誘電体分離基板の製造における研磨精度のばらつき
ないし半導体素子形成領域に対する下層配線のホトリソ
グラフィ時の合せずれによる影響を受けずに、常に安定
した上層配線の段差形状が得られるようになる。
【００２５】従って下層配線の段差による上層配線の段
差被覆性低下に起因する断線、若しくは電流密度の増大
に伴なうエレクトロマイグレーション等の配線不良の頻
度を低減できる。
差被覆性低下に起因する断線、若しくは電流密度の増大
に伴なうエレクトロマイグレーション等の配線不良の頻
度を低減できる。
【００２６】
【実施例】以下、図面を参照してこの発明の半導体装置
の一実施例につき説明する。尚、以下説明に供する図面
は説明の理解が容易となる程度に概略的に示してあるに
過ぎず、この発明はこれら図示例にのみ限定されるもの
ではない。
の一実施例につき説明する。尚、以下説明に供する図面
は説明の理解が容易となる程度に概略的に示してあるに
過ぎず、この発明はこれら図示例にのみ限定されるもの
ではない。
【００２７】図１（Ａ）はこの発明の多層配線構造の半
導体装置の第１の実施例を説明するための平面図，図１
（Ｂ）および（Ｃ）は図１（Ａ）中にＡ−ＡおよびＢ−
Ｂで示す部分の断面拡大図を示したものである。
導体装置の第１の実施例を説明するための平面図，図１
（Ｂ）および（Ｃ）は図１（Ａ）中にＡ−ＡおよびＢ−
Ｂで示す部分の断面拡大図を示したものである。
【００２８】これら図中１は半導体素子形成領域、２は
前記半導体素子形成領域１を相互に電気的に絶縁するた
めの分離絶縁膜であり、２ａ，２ｂはその分離絶縁膜２
による素子分離領域であり、２ａは下層配線４と平行な
領域、２ｂは下層配線４と直交する領域を説明上示す符
号である。
前記半導体素子形成領域１を相互に電気的に絶縁するた
めの分離絶縁膜であり、２ａ，２ｂはその分離絶縁膜２
による素子分離領域であり、２ａは下層配線４と平行な
領域、２ｂは下層配線４と直交する領域を説明上示す符
号である。
【００２９】３及び４は夫々半導体素子間を機能的に結
合して回路動作せしめるための上層配線及び下層配線、
５は誘電体分離基板の支持体層、６は上層配線３及び下
層配線４を電気的に絶縁するための層間絶縁膜、７は誘
電体分離基板の主表側に形成されたフィールド絶縁膜で
ある。
合して回路動作せしめるための上層配線及び下層配線、
５は誘電体分離基板の支持体層、６は上層配線３及び下
層配線４を電気的に絶縁するための層間絶縁膜、７は誘
電体分離基板の主表側に形成されたフィールド絶縁膜で
ある。
【００３０】ここで図１（Ａ）については、上層配線３
が下層配線４と交差する領域において、該下層配線４に
直交する素子分離領域２ｂ上（支持体層５上であり、素
子分離領域２ａ，２ｂの交差点と言ってもよい）に配設
されている。即ち、上層配線３が下層配線４に側した部
分の分離絶縁膜２上を横切らないように迂回させてあ
る。
が下層配線４と交差する領域において、該下層配線４に
直交する素子分離領域２ｂ上（支持体層５上であり、素
子分離領域２ａ，２ｂの交差点と言ってもよい）に配設
されている。即ち、上層配線３が下層配線４に側した部
分の分離絶縁膜２上を横切らないように迂回させてあ
る。
【００３１】前記条件の基で形成された下層配線４によ
る段差部に対する上層配線３は、図１（Ｂ）に示すよう
に必ず支持体層５上のフィールド絶縁膜７を介した平坦
部上に形成される。つまり、従来例図８（Ｂ）で示した
ような窪みの上ではない。
る段差部に対する上層配線３は、図１（Ｂ）に示すよう
に必ず支持体層５上のフィールド絶縁膜７を介した平坦
部上に形成される。つまり、従来例図８（Ｂ）で示した
ような窪みの上ではない。
【００３２】図２はこの発明の多層配線構造の半導体装
置の第２の実施例を説明するための平面図及び断面図で
あり図１と同一部分には同一符号が付してある。
置の第２の実施例を説明するための平面図及び断面図で
あり図１と同一部分には同一符号が付してある。
【００３３】これら図中８は上層及び下層配線３及び４
を電気的に接続するための層間絶縁膜６に開孔されたス
ルーホールコンタクトである。
を電気的に接続するための層間絶縁膜６に開孔されたス
ルーホールコンタクトである。
【００３４】この例では上層配線３と下層配線４が少な
くとも交差する領域において、上層配線３は分離絶縁膜
２に平行する方向（素子分離領域２ａ上）に配設され、
下層配線４は分離絶縁膜２に直交する方向に配設されて
いる。そして図に示すように、前記交差する領域以外で
それぞれ上層配線３、下層配線４にスルーホールコンタ
クト８で接続されている。
くとも交差する領域において、上層配線３は分離絶縁膜
２に平行する方向（素子分離領域２ａ上）に配設され、
下層配線４は分離絶縁膜２に直交する方向に配設されて
いる。そして図に示すように、前記交差する領域以外で
それぞれ上層配線３、下層配線４にスルーホールコンタ
クト８で接続されている。
【００３５】前記条件の基で形成された交差領域部での
下層配線４による段差部に対する上層配線３は図２
（Ｂ）に示すように第１の実施例と同様に必ず支持体層
５上のフィールド絶縁膜７を介した平坦部上に形成され
る。一方分離絶縁膜２に直交する方向に配設されている
配線については、図２（Ｃ）に示すように形成されてい
る。即ち分離絶縁膜２の窪み（従来例図８（Ｂ）の８の
部分）の上にも下層配線４が形成されている構造とな
る。
下層配線４による段差部に対する上層配線３は図２
（Ｂ）に示すように第１の実施例と同様に必ず支持体層
５上のフィールド絶縁膜７を介した平坦部上に形成され
る。一方分離絶縁膜２に直交する方向に配設されている
配線については、図２（Ｃ）に示すように形成されてい
る。即ち分離絶縁膜２の窪み（従来例図８（Ｂ）の８の
部分）の上にも下層配線４が形成されている構造とな
る。
【００３６】図３はこの発明の多層配線構造の半導体装
置の第３の実施例を説明するための平面図及び断面図で
あり図１と同一部分には同一符号が付してある。
置の第３の実施例を説明するための平面図及び断面図で
あり図１と同一部分には同一符号が付してある。
【００３７】この例では、上層配線３と下層配線４が交
差する領域において、分離絶縁膜２に対して一部直交す
る方向に配設された下層配線領域を、上層配線３が少な
くとも横断するように配設されている。
差する領域において、分離絶縁膜２に対して一部直交す
る方向に配設された下層配線領域を、上層配線３が少な
くとも横断するように配設されている。
【００３８】即ち交差領域における上層配線３は素子分
離領域２ａに平行となっている。いわば図で示すよう
に、上層配線３と下層配線４とが交差領域を中心に卍形
に配設したものである。
離領域２ａに平行となっている。いわば図で示すよう
に、上層配線３と下層配線４とが交差領域を中心に卍形
に配設したものである。
【００３９】前記条件の基で形成された下層配線４によ
る段差部に対する上層配線３は図３（Ｂ）に示すように
第１及び第２の実施例と同様に、必ず支持体層５上のフ
ィールド絶縁膜７を介した平坦部上に形成される。一方
分離絶縁膜２に直交する方向に配設されている下層配線
４については図３（Ｃ）に示すように形成されている。
る段差部に対する上層配線３は図３（Ｂ）に示すように
第１及び第２の実施例と同様に、必ず支持体層５上のフ
ィールド絶縁膜７を介した平坦部上に形成される。一方
分離絶縁膜２に直交する方向に配設されている下層配線
４については図３（Ｃ）に示すように形成されている。
【００４０】図４は、この発明の多層配線構造の半導体
装置の第４の実施例を説明するための平面図及び断面図
であり図１と同一部分には同一符号を付してある。
装置の第４の実施例を説明するための平面図及び断面図
であり図１と同一部分には同一符号を付してある。
【００４１】この例では、上層配線３と下層配線４が交
差する領域において、分離絶縁膜２に対して一部ある角
度θ（０°＜θ＜９０°）方向に配設された下層配線領
域を、上層配線３が少なくとも横断するように配設され
ている。
差する領域において、分離絶縁膜２に対して一部ある角
度θ（０°＜θ＜９０°）方向に配設された下層配線領
域を、上層配線３が少なくとも横断するように配設され
ている。
【００４２】前記条件の基で形成された下層配線４によ
る段差部に対する上層配線３は、Ａ−Ａ断面では図４
（Ａ）の○印部（前記交差部の分離絶縁膜２表面部）に
おいては図４（Ｂ）に示すように、従来同様その段差被
覆性は著しく低下し、若しくは、場合によって断線に至
ることもあり得る。
る段差部に対する上層配線３は、Ａ−Ａ断面では図４
（Ａ）の○印部（前記交差部の分離絶縁膜２表面部）に
おいては図４（Ｂ）に示すように、従来同様その段差被
覆性は著しく低下し、若しくは、場合によって断線に至
ることもあり得る。
【００４３】しかし、図４（Ａ）の○印部以外の領域に
おいては、例えば図４（Ｃ）に示すように、上層配線３
の段差被覆性は良好であるので、上層配線３の設計に際
して電流密度を考慮して配線幅を決定すれば信頼性上特
に問題はない。
おいては、例えば図４（Ｃ）に示すように、上層配線３
の段差被覆性は良好であるので、上層配線３の設計に際
して電流密度を考慮して配線幅を決定すれば信頼性上特
に問題はない。
【００４４】図５は、この発明の多層配線構造の半導体
装置の第５の実施例を説明するための平面図及び断面図
であり図１と同一部分には同一符号を付してある。
装置の第５の実施例を説明するための平面図及び断面図
であり図１と同一部分には同一符号を付してある。
【００４５】この例では上層配線３と下層配線４が交差
する領域において、分離絶縁膜２に平行方向に延在する
下層配線４の一部両側に分離絶縁膜２に対して平行とな
らないある角度θ（０°＜θ＜９０°の範囲でθ≒４５
°程度が望ましい。）で横断する突部４ａを形成し、該
突部４ａ領域を上層配線３が少なくとも横断するように
配設する。
する領域において、分離絶縁膜２に平行方向に延在する
下層配線４の一部両側に分離絶縁膜２に対して平行とな
らないある角度θ（０°＜θ＜９０°の範囲でθ≒４５
°程度が望ましい。）で横断する突部４ａを形成し、該
突部４ａ領域を上層配線３が少なくとも横断するように
配設する。
【００４６】前記条件の基で形成された下層配線４によ
る段差部に対する上層配線３は図５（Ｂ）に示すように
その段差被覆性は良好となる。即ち分離絶縁膜２の表面
部の窪みの部分にも下層配線４が存在する構造となるか
らである。
る段差部に対する上層配線３は図５（Ｂ）に示すように
その段差被覆性は良好となる。即ち分離絶縁膜２の表面
部の窪みの部分にも下層配線４が存在する構造となるか
らである。
【００４７】一方、図５（Ａ）のＢ−Ｂで示す部分の断
面形状は、従来の半導体装置と同様、図８（Ｂ）に示す
形状となるが、図５（Ａ）中の○印部のみに限定される
ものである。
面形状は、従来の半導体装置と同様、図８（Ｂ）に示す
形状となるが、図５（Ａ）中の○印部のみに限定される
ものである。
【００４８】図６はこの発明の多層配線構造の半導体装
置の第６の実施例を説明するための平面図及び断面図で
あり図１と同一部分には同一符号を付してある。
置の第６の実施例を説明するための平面図及び断面図で
あり図１と同一部分には同一符号を付してある。
【００４９】この例では上層配線３と下層配線４が交差
する領域において、分離絶縁膜２に平行方向（素子分離
領域２ａ）に延在する下層配線４の一部に分離絶縁膜２
に直交する方向に配設された突部４ａを有している。こ
こで上層配線３は、前記下層配線４の突部４ａに少なく
とも交差するように形成し、該突部４ａを含む下層配線
４上を横断するように配設されている。
する領域において、分離絶縁膜２に平行方向（素子分離
領域２ａ）に延在する下層配線４の一部に分離絶縁膜２
に直交する方向に配設された突部４ａを有している。こ
こで上層配線３は、前記下層配線４の突部４ａに少なく
とも交差するように形成し、該突部４ａを含む下層配線
４上を横断するように配設されている。
【００５０】前記条件の基で形成された下層配線４の段
差に対する上層配線３は、図６（Ｂ）に示すように、必
ず半導体素子形成領域１上のフィールド絶縁膜７を介し
た平坦部上に形成される。
差に対する上層配線３は、図６（Ｂ）に示すように、必
ず半導体素子形成領域１上のフィールド絶縁膜７を介し
た平坦部上に形成される。
【００５１】一方分離絶縁膜２に直交する方向に配設さ
れている配線については、図６（Ｃ）に示すように形成
されている。
れている配線については、図６（Ｃ）に示すように形成
されている。
【００５２】
【発明の効果】以上詳細に説明したように、この発明に
よれば誘電体分離基板上に形成された多層配線構造にお
いて、分離絶縁膜に平行する方向に配設された下層配線
に対して、上層配線を交差させる場合において、第１の
実施例で示したように、上層配線の下層配線に対する交
差領域において、下層配線に直交する分離領域（支持体
層上）を少なくとも含むように上層配線を配設したの
で、下層配線による段差部はフィールド絶縁膜を介して
支持体層ないし半導体素子形成領域の平坦部上に形成さ
れるので、誘電体分離基板の製造における研磨精度のば
らつきないし半導体素子形成領域に対する下層配線のホ
トリソ時の合せずれによる影響を受けずに、常に安定し
た上層配線の段差形状が得られるようになる。
よれば誘電体分離基板上に形成された多層配線構造にお
いて、分離絶縁膜に平行する方向に配設された下層配線
に対して、上層配線を交差させる場合において、第１の
実施例で示したように、上層配線の下層配線に対する交
差領域において、下層配線に直交する分離領域（支持体
層上）を少なくとも含むように上層配線を配設したの
で、下層配線による段差部はフィールド絶縁膜を介して
支持体層ないし半導体素子形成領域の平坦部上に形成さ
れるので、誘電体分離基板の製造における研磨精度のば
らつきないし半導体素子形成領域に対する下層配線のホ
トリソ時の合せずれによる影響を受けずに、常に安定し
た上層配線の段差形状が得られるようになる。
【００５３】従って下層配線の段差による上層配線の段
差被覆性低下に起因する断線、若しくは電流密度の増大
に伴なうエレクトロマイグレーション等の配線不良の頻
度を低減させることが可能になる。
差被覆性低下に起因する断線、若しくは電流密度の増大
に伴なうエレクトロマイグレーション等の配線不良の頻
度を低減させることが可能になる。
【００５４】一方、第１の実施例にて示したような下層
配線に直交する分離領域がない場合においては、第２な
いし第３の実施例で示したように、上層配線と下層配線
が少なくとも交差する領域において、上層配線は分離絶
縁膜に平行する方向に、下層配線は分離絶縁膜に直交す
る方向にそれぞれ配設したので、第１の実施例と同様下
層配線による段差部はフィールド絶縁膜を介して支持体
層ないし半導体素子形成領域の平坦部上に形成されるの
で第１の実施例と同様の効果が得れる。また、第１の実
施例では素子形成領域のレイアウトによっては適用でき
ないという問題点があるが、第２，第３の実施例におい
てはこのような制約はなく配線レイアウトの自由度が増
し、従ってチップ縮小化を図ることが可能となる。
配線に直交する分離領域がない場合においては、第２な
いし第３の実施例で示したように、上層配線と下層配線
が少なくとも交差する領域において、上層配線は分離絶
縁膜に平行する方向に、下層配線は分離絶縁膜に直交す
る方向にそれぞれ配設したので、第１の実施例と同様下
層配線による段差部はフィールド絶縁膜を介して支持体
層ないし半導体素子形成領域の平坦部上に形成されるの
で第１の実施例と同様の効果が得れる。また、第１の実
施例では素子形成領域のレイアウトによっては適用でき
ないという問題点があるが、第２，第３の実施例におい
てはこのような制約はなく配線レイアウトの自由度が増
し、従ってチップ縮小化を図ることが可能となる。
【００５５】また、第４ないし第５の実施例で示したよ
うに、上層配線と下層配線が少なくとも交差する領域に
おいて、下層配線を分離絶縁膜に対してある角度θ（θ
＝４５°が望ましい）をもって交差するように配設し、
該下層配線領域を上層配線が少なくとも横断するように
配設したので、下層配線による段差部が分離絶縁膜の表
面露出窪み部とオンラインになる領域を大幅に低減でき
る。よって、該下層配線による段差部の多くはフィール
ド絶縁膜を介して支持体層ないし半導体素子形成領域の
平坦部上に形成されるので、先の第１，第２ないし第３
の実施例と同様の効果が得られる。
うに、上層配線と下層配線が少なくとも交差する領域に
おいて、下層配線を分離絶縁膜に対してある角度θ（θ
＝４５°が望ましい）をもって交差するように配設し、
該下層配線領域を上層配線が少なくとも横断するように
配設したので、下層配線による段差部が分離絶縁膜の表
面露出窪み部とオンラインになる領域を大幅に低減でき
る。よって、該下層配線による段差部の多くはフィール
ド絶縁膜を介して支持体層ないし半導体素子形成領域の
平坦部上に形成されるので、先の第１，第２ないし第３
の実施例と同様の効果が得られる。
【００５６】また第６の実施例で示したように、上層配
線と下層配線が交差する領域において、下層配線の一部
に分離絶縁膜に直交する突起部を配設し、上層配線は該
下層配線の突起部に少なくとも交差し、該突起部を含む
下層配線上を横断するように配設したので、下層配線に
よる段差部はフィールド絶縁膜を介して半導体素子形成
領域ないし支持体層の平坦部上に形成されるので、先の
第１，第２，第３，第４ないし第５の実施例と同様の効
果が得られる。
線と下層配線が交差する領域において、下層配線の一部
に分離絶縁膜に直交する突起部を配設し、上層配線は該
下層配線の突起部に少なくとも交差し、該突起部を含む
下層配線上を横断するように配設したので、下層配線に
よる段差部はフィールド絶縁膜を介して半導体素子形成
領域ないし支持体層の平坦部上に形成されるので、先の
第１，第２，第３，第４ないし第５の実施例と同様の効
果が得られる。
【図１】本発明の第１の実施例
【図２】本発明の第２の実施例
【図３】本発明の第３の実施例
【図４】本発明の第４の実施例
【図５】本発明の第５の実施例
【図６】本発明の第６の実施例
【図７】従来例
【図８】従来の問題点説明図
１ 半導体素子形成領域 ２ 分離絶縁膜 ３ 上層配線 ４ 下層配線 ５ 支持体層 ６ 層間絶縁膜 ７ フィールド絶縁膜 ８ スルーホールコンタクト
Claims (3)
- 【請求項１】 半導体基板に分離絶縁膜によって電気的
に互いに分離された半導体素子形成領域と、該半導体素
子形成領域間に第１方向に延在する素子分離領域とを有
し、前記各領域上に絶縁膜を介して上下に上層配線と下
層配線とが配設される半導体装置において、 前記素子分離領域上に前記上層配線と下層配線が交差す
る領域を有し、少なくとも前記交差する領域において、
前記下層配線が前記第１方向に直交して形成され、前記
上層配線が前記第１方向に形成されたことを特徴とする
半導体装置。 - 【請求項２】 半導体基板に分離絶縁膜によって電気的
に互いに分離された半導体素子形成領域と、該半導体素
子形成領域間の素子分離領域とを有し、前記各領域上に
絶縁膜を介して上下に上層配線と下層配線とが配設され
る半導体装置において、 前記上層配線と前記下層配線とが交差する領域は前記素
子分離領域上とし、かつ前記交差する領域においては、
下層に形成する配線を前記素子分離領域に直交させ、上
層に形成する配線を前記素子分離領域に平行させるよう
にし、前記交差領域以外の領域で前記上層、下層の配線
をコンタクト孔による接続で上層、下層の配線形態を逆
にさせるようにしたことを特徴とする半導体装置。 - 【請求項３】 半導体基板に分離絶縁膜によって電気的
に互いに分離された半導体素子形成領域と、該半導体素
子形成領域間の素子分離領域とを有し、前記各領域上に
絶縁膜を介して上下に上層配線と下層配線とが配設され
る半導体装置において、 前記上層配線と前記下層配線とが交差する中心領域は前
記素子分離領域上とし、少なくとも前記交差領域部分に
おいて前記下層配線は前記分離絶縁膜の基板表面側端部
上を覆うように形成したことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03318132A JP3124085B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体装置 |
| US07/982,552 US5387817A (en) | 1991-12-02 | 1992-11-27 | Dielectric isolation substrate having single-crystal silicon islands surrounded by groove and lower conductive layer filling the groove therewith |
| US08/351,125 US5479038A (en) | 1991-12-02 | 1994-11-30 | Semiconductor device having a multilevel metallization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03318132A JP3124085B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160277A true JPH05160277A (ja) | 1993-06-25 |
| JP3124085B2 JP3124085B2 (ja) | 2001-01-15 |
Family
ID=18095865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03318132A Expired - Fee Related JP3124085B2 (ja) | 1991-12-02 | 1991-12-02 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5387817A (ja) |
| JP (1) | JP3124085B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015153955A (ja) * | 2014-02-17 | 2015-08-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5756395A (en) * | 1995-08-18 | 1998-05-26 | Lsi Logic Corporation | Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478092A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Lateral semiconductor device |
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS5745242A (en) * | 1980-09-01 | 1982-03-15 | Hitachi Ltd | Method and apparatus for manufacturing semiconductor integrated circuit |
| JPS57124451A (en) * | 1981-01-26 | 1982-08-03 | Oki Electric Ind Co Ltd | Semiconductor ic device |
| JPS59187455A (ja) * | 1983-04-05 | 1984-10-24 | Oki Electric Ind Co Ltd | 絶縁物分離基板の研磨方法 |
| JPS61234054A (ja) * | 1986-04-25 | 1986-10-18 | Hitachi Ltd | 集積半導体装置 |
| JPS6341041A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 半導体装置 |
| US5057895A (en) * | 1990-08-06 | 1991-10-15 | Harris Corporation | Trench conductor and crossunder architecture |
| JPH05315621A (ja) * | 1992-03-13 | 1993-11-26 | Matsushita Electric Works Ltd | 半導体装置 |
-
1991
- 1991-12-02 JP JP03318132A patent/JP3124085B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-27 US US07/982,552 patent/US5387817A/en not_active Expired - Lifetime
-
1994
- 1994-11-30 US US08/351,125 patent/US5479038A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015153955A (ja) * | 2014-02-17 | 2015-08-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5479038A (en) | 1995-12-26 |
| JP3124085B2 (ja) | 2001-01-15 |
| US5387817A (en) | 1995-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4670091A (en) | Process for forming vias on integrated circuits | |
| JP2005109145A (ja) | 半導体装置 | |
| JPH10209273A (ja) | 半導体装置の製造方法 | |
| US7067412B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3124085B2 (ja) | 半導体装置 | |
| KR940002757B1 (ko) | 바이폴라형 반도체장치 | |
| JPH0521609A (ja) | 半導体装置 | |
| JP3270863B2 (ja) | 半導体装置 | |
| US20010035585A1 (en) | Semiconductor device having stress reducing laminate and method for manufacturing the same | |
| JP2797929B2 (ja) | 半導体装置 | |
| JPS6148779B2 (ja) | ||
| JPH05226475A (ja) | 半導体装置の製造方法 | |
| JPH10321623A (ja) | 半導体装置及びその製造方法 | |
| JPS6043845A (ja) | 多層配線部材の製造方法 | |
| JPH04188753A (ja) | 多層配線半導体装置 | |
| JPS6039849A (ja) | 半導体装置の製造方法 | |
| KR20020031491A (ko) | 더미패턴을 이용한 더미 커패시터 및 그 형성방법 | |
| JPH06163721A (ja) | 半導体装置 | |
| JPS60124950A (ja) | 多層配線構造を有する半導体装置 | |
| JPS62156834A (ja) | 半導体集積回路装置 | |
| JPH06125012A (ja) | 半導体装置の配線構造 | |
| JPH04307939A (ja) | 半導体装置の製造方法 | |
| JPH03263855A (ja) | 多層配線構造 | |
| JPH05198691A (ja) | 半導体集積回路における多層配線構造 | |
| JPH04348054A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001010 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081027 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081027 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |