JPH05315621A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 誘電体分離基板の半導体分離島より引き出さ
れる電極の下方における電界集中に伴う耐圧低下が回避
された高耐圧の半導体装置を提供する。 【構成】この発明の半導体装置は、誘電体分離基板の半
導体分離島３の表面部分に第２導電型半導体領域１０５
が形成され、半導体分離島の底面部分と側面部分には第
１導電型不純物高濃度領域１０３が絶縁膜４沿いに形成
されていて、第２導電型半導体領域にコンタクトする電
極１１１と第１導電型不純物高濃度領域にコンタクトす
る電極１１２が分離島外に引き出されており、側面部分
の第１導電型不純物高濃度領域は一部域だけに形成され
ていて、第２導電型半導体領域にコンタクトする電極が
第１導電型不純物高濃度領域の露出領域を避けて引き出
されている構成を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、誘電体分離基板を利
用した半導体装置に関する。

【０００２】

【従来の技術】従来、図２６にみるように、ｐｎ接合構
成の半導体装置１５１がある。半導体装置１５１のｐｎ
接合は、誘電体分離基板（以下、適宜「ＤＩ基板」と言
う）５２の単結晶シリコンからなるｎ型分離島（半導体
分離島）５３に作り込まれている。ＤＩ基板は、通常、
ポリシリコン層（支持体層）５５上に絶縁膜５４で電気
的に分離された複数のｎ型分離島５３が形成されてなる
（図２６の場合は１個だけを示す）基板であり、異なる
ｎ型分離島に作り込まれた半導体素子同士の間では相互
干渉が起こり難いという利点がある。

【０００３】半導体装置１５１では、ｎ型分離島５３の
表面部分にｐ型領域１５３が形成され、ｎ型分離島５３
の底面部分と全側面部分にはｎ⁺ 型領域１５５が絶縁膜
５４沿いに分離島表面まで延びて露出するように形成さ
れており、かつ、ｎ型分離島５３表面では、ｐ型領域１
５３にコンタクトする電極１６１とｎ⁺ 型領域１５５に
コンタクトする電極１６２が絶縁層１５７を介して分離
島外に引き出されている。

【０００４】しかしながら、この半導体装置１５１はｐ
ｎ接合の耐圧が十分でない。これは、アルミニウム製の
電極１６１がｎ⁺ 型領域１５５の露出面（露出領域）と
交差（絶縁層を介して）しているからである。この状態
では、分離島の導電型とは逆タイプのｐ型領域１５３に
コンタクトする電極１６１によりｎ⁺ 型領域１５５付近
で電界集中が起こり、余り高くない電圧でブレークダウ
ンが起こるようになるからである。

【０００５】また、図２１は、従来の二重拡散タイプの
絶縁ゲート型電界効果トランジスタ（DMOS-FET）５１を
あらわす。DMOS-FET５１は、ＤＩ基板５２の単結晶シリ
コンからなるｎ型分離島５３に作り込まれている。絶縁
ゲート型電界効果半導体デバイスは、電圧駆動型デバイ
スであり、駆動電力が少なくて制御性に優れる。

【０００６】したがって、ＤＩ基板５２を利用したDMOS
-FET５１は、誤動作の起こる恐れが少なく、しかも、制
御し易いために、非常に有用性の高いデバイスであると
言える。DMOS-FET５１は、図２１にみるように、ＤＩ基
板５２のｎ型分離島５３の表面部分にチャネル形成用の
ｐ型領域７１が形成され、このｐ型領域７１の表面部分
にソース領域用のｎ型領域７２が形成され、ｎ型分離島
５３の底面部分と側面部分にはドレイン領域用のｎ⁺ 型
領域（不純物高濃度領域）７４が絶縁膜５４沿いに分離
島表面まで延びて露出するように形成されている。そし
て、ｎ型分離島５３の表面では、ゲート電極５６が絶縁
層５７を介して設けられているとともにｐ型領域７１の
中央とソース領域用のｎ型領域７２の両方にコンタクト
するソース電極５９とｎ⁺ 型領域７４にコンタクトする
ドレイン電極５８とが絶縁層５７を介して分離島外に引
き出されている。

【０００７】DMOS-FET５１では、ゲート電極５６の電圧
を制御することにより、ｐ型領域７１の表面７３でチャ
ネルの生成・消滅が起こるようになっている。しかしな
がら、このDMOS-FET５１はソース・ドレイン間の耐圧が
十分でない。これは、図２１にみるように、アルミニウ
ム製ソース電極５９がドレイン領域用のｎ⁺ 型領域７４
の露出面（露出領域）と交差（絶縁層を介して）してい
るからである。このような交差が起きていると、ソース
・ドレイン間にかかる電圧でｎ型領域７０表面のｎ⁺ 型
領域７４付近で電界集中が起こり、余り高くない電圧で
ブレークダウンが起こるようになるからである。

【０００８】ｎ型分離島５３の底面部分および側面部分
には、絶縁膜５４沿いに全域にわたって分離島表面まで
延びて露出するように形成されており、分離島表面の全
周縁にｎ⁺ 型領域７４の露出面があって、ソース電極５
９を引き出す際には必ずｎ⁺型領域７４の露出面と交差
せざるを得ない。勿論、ｎ⁺ 型領域７４がなければ問題
はないが、ｎ⁺ 型領域７４がないとドレイン領域の抵抗
増大という致命的な不都合が生じるため、ｎ⁺ 型領域７
４をなくすということは出来ない。

【０００９】以上のように、ｎ⁺ 型領域７４，１５５が
耐圧の低下を招来するものになるのは、ｎ⁺ 型領域７
４，１５５が、以下のように、ＤＩ基板５２の製造過程
で形成されたものだからである。まず、図２２にみるよ
うに、単結晶シリコンウエハ９１の表面に酸化膜マスク
９２を設けて異方性エッチングを行い、分離用のＶ溝９
３を形成したあと、図２３にみるように、酸化膜マスク
９２を除去してから単結晶シリコンウエハ９１の全表面
部分にｎ型不純物をドープしてｎ⁺ 型領域７４，１５５
用のｎ⁺ 型層を形成する。

【００１０】ｎ型不純物のドープの後、図２４にみるよ
うに、単結晶シリコンウエハ９１のＶ溝形成側面を酸化
し絶縁膜５４を形成したのち支持体層用のポリシリコン
層５５を積層しておいて、単結晶シリコンウエハ９１の
Ｖ溝形成側面と反対側の面からＶ溝９３の底が露出する
まで研磨すれば、図２５にみるように、ＤＩ基板５２が
完成する。

【００１１】そして、上の工程においては、ｎ⁺ 型領域
７４，１５５用のｎ型不純物のドープが単結晶シリコン
ウエハ９１の全表面部分に対してなされているため、ｎ
⁺ 型領域７４，１５５はｎ型分離島５３の底面部分およ
び側面部分の全域にわたるものとなってしまう。

【００１２】

【発明が解決しようとする課題】この発明は、上記事情
に鑑み、誘電体分離基板の半導体分離島より引き出され
る電極の下方における前述の如き電界集中に伴う耐圧低
下が回避された高耐圧の半導体装置を提供することを課
題とする。

【００１３】

【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる半導体装置では、支持体層上に絶
縁膜で電気的に分離された第１導電型半導体分離島が形
成されてなる誘電体分離基板を備え、前記半導体分離島
の表面部分に第２導電型半導体領域が形成され、前記半
導体分離島の底面部分と側面部分には第１導電型不純物
高濃度領域が絶縁膜沿いに分離島表面まで延びて露出す
るように形成されており、かつ、前記分離島表面では、
前記第２導電型半導体領域にコンタクトする電極と第１
導電型不純物高濃度領域にコンタクトする電極が絶縁層
を介して分離島外に引き出されている構成において、前
記第１導電型不純物高濃度領域は、半導体分離島の側面
部分では一部域だけに形成されており、前記第２導電型
半導体領域にコンタクトする電極を、前記第１導電型不
純物高濃度領域の露出領域を避けて引き出すようにして
いる。

【００１４】この発明の絶縁ゲート型電界効果半導体装
置において、第１導電型がｎ型である場合は、第２導電
型がｐ型であり、第１導電型がｐ型である場合は、第２
導電型がｎ型である。この発明の半導体装置の具体的な
種類としては、ｐｎ接合構成（ダイオード）や絶縁ゲー
ト型電界効果構成などが挙げられるが、この他のもので
あってもよいことは言うまでもない。

【００１５】この発明の場合、半導体分離島の側面部分
において、第１導電型不純物高濃度領域が一部域だけに
形成されている態様として、半導体分離島の表面部分の
第２導電型半導体領域にコンタクトする電極が通過する
箇所以外の部分は全て第１導電型不純物高濃度領域が形
成さている形態も含まれる。この発明においては、半導
体装置が第２導電型半導体領域をチャネル形成用とする
絶縁ゲート型電界効果半導体装置であって、前記第２導
電型半導体領域の表面部分にソース領域用の第１導電型
半導体領域が形成され、半導体分離島の底面部分と側面
部分の第１導電型不純物高濃度領域がドレイン領域用で
あり、かつ、分離島表面では、ゲート電極が絶縁層を介
して設けられているとともに第２導電型半導体領域にコ
ンタクトする電極が、ソース領域用の第１導電型半導体
領域にもコンタクトしているソース電極である形態があ
る。

【００１６】この絶縁ゲート型半導体装置の場合、さら
に、支持体層には、半導体分離島の底側から分離島表面
に向かって延び周囲が絶縁膜を介して半導体分離島の内
側面に接する突出部が設けられており、半導体分離島の
側面部分のうち前記突出部の周囲の内側面部分だけに第
１導電型不純物高濃度領域が形成されている形態や、チ
ャネル形成用の第２導電型半導体領域と半導体分離島の
側面の間の表面部分に別の第２導電型半導体領域が形成
されていて、別の第２導電型半導体領域にソース電極が
コンタクトしている形態は、より有用である。

【００１７】

【作用】この発明の場合、半導体分離島の側面部分で
は、第１導電型不純物高濃度領域が一部域だけに形成さ
れており、分離島表面の全周縁にわたって第１導電型不
純物高濃度領域の露出面が存在するという状態は解消さ
れる。その結果、半導体分離島の表面部分の第２導電型
半導体領域にコンタクトする電極を第１導電型不純物高
濃度領域の露出領域のない所を通して引き出せるように
なり、この場合、耐圧低下をもたらす電極と第１導電型
不純物高濃度領域の露出面との交差が回避され電界集中
は緩和されて、ブレークダウンが起こり難くなり、耐圧
向上が達成される。

【００１８】絶縁ゲート型電界効果半導体装置に則して
言えば、ドレイン領域用の第１導電型不純物高濃度領域
は半導体分離島の側面部分では一部域だけに形成されて
おり、分離島表面の全周縁にわたって第１導電型不純物
高濃度領域の露出面が存在するという状態は解消され
る。その結果、ソース電極を第１導電型不純物高濃度領
域の露出領域のない所を通して引き出せるようになり、
耐圧低下をもたらすソース電極とドレイン領域用の第１
導電型不純物高濃度領域の露出面との交差を回避でき
て、耐圧向上が図れることになる。

【００１９】

【実施例】以下、この発明の絶縁ゲート型電界効果半導
体装置を説明する。この発明は下記の実施例に限らな
い。 −実施例１−図１は実施例１の半導体装置の要部構成を
あらわす。実施例１は、ダイオード等に用いられるｐｎ
接合構成を有する半導体装置１０１である。

【００２０】半導体装置１０１のｐｎ接合は、ＤＩ基板
２の単結晶シリコンからなるｎ型分離島３に作り込まれ
ている。ＤＩ基板２は、ポリシリコン層（支持体層）５
上に絶縁膜４で電気的に分離された複数のｎ型分離島３
が形成されてなる（図１の場合は１個だけを示す）基板
である。半導体装置１０１では、ｎ型分離島３の表面部
分にｐ型領域１０５が形成されていて、ｐｎ接合構成に
なっており、さらに、ｎ型分離島３の底面部分と側面部
分にはｎ⁺ 型領域（不純物高濃度領域）１０３が絶縁膜
４沿いに分離島表面まで延びて露出するように形成され
ている。ただ、図１にみるように、ｎ⁺ 型領域１０３
は、ｎ型分離島３の底面部分では全域に形成されている
が、ｎ型分離島３の側面部分では一部域だけに限定形成
されている。一方、ｎ型分離島３表面では、ｐ型領域１
０５にコンタクトするアルミニウム製の電極１１１とｎ
⁺ 型領域１０３にコンタクトするアルミニウム製の電極
１１２とが絶縁層１０７を介して分離島外に引き出され
ている。

【００２１】したがって、図１からも分かるように、ｐ
型領域１０５コンタクトする電極１１１は、ｎ⁺ 領域１
０３の露出領域を避けて引き出されており、耐圧低下を
もたらす電界集中が緩和され、耐圧が向上していること
は前述の通りである。上記のｎ⁺ 型領域１０３は、例え
ば、以下のように形成することが出来る。まず、図２に
みるように、ｎ型単結晶ウエハ２４１の表面に同じ導電
型の不純物を高濃度で拡散させｎ⁺ 型層を形成した後、
図３にみるように、熱酸化により酸化膜２４２を形成
し、図４にみるように、最終的にｎ⁺ 型領域を設けない
箇所に当たる所に窓２４３をエッチングで明け（裏面の
酸化膜はレジストで覆っておく）てから、図５にみるよ
うに、表面に窒化膜２４４を堆積形成する。

【００２２】窒化膜２４４の堆積形成の後、図６にみる
ように、窒化膜２４４における最終的にｎ⁺ 型領域を設
ける箇所にあたる所にエッチングで窓２４５を設け、こ
れをマスクとしてエッチングを行い（裏面の酸化膜はレ
ジストで覆っておく）、図７にみるように、窓２４５を
酸化膜２４２部分にも及ぼし、ｎ型単結晶ウエハ２４１
の表面に対し異方性エッチングを施し、図８にみるよう
に、溝２４６を形成する。

【００２３】溝２４６の形成後、図９にみるように、ｎ
型不純物を高濃度で拡散し溝２４６内にｎ⁺ 型層を形成
し、続いて、窒化膜２４４を除去し、図１０にみるよう
に、窓２４３を開き、ｎ型単結晶ウエハ２４１の表面に
対し異方性エッチングを施し、溝２４８を形成する。こ
の後、図１１にみるように、酸化膜２４２を一旦除去し
てから、ウエハ２４１の表面に熱酸化して絶縁膜（酸化
膜）４を形成し、支持体層用のポリシリコン層５を絶縁
膜４の上に堆積し、ウエハ２４１の裏面を溝２４６，２
４８の底が露出するまで研磨し、図１２にみるように、
ＤＩ基板２を得る。

【００２４】得られたＤＩ基板２では、溝２４８の内面
にはｎ型不純物が拡散されなかったため、図１２にみる
ように、ｎ型分離島３の側面の一部にはｎ⁺ 領域が未形
成であって、結果的にｎ⁺ 領域１０３が形成されること
になる。そして、作製したＤＩ基板２のｎ型分離島３
に、常法に従って必要な各領域および電極等を形成し、
半導体装置１０１を完成させるようにする。

【００２５】−実施例２−図１３は実施例２の半導体装
置にかかるDMOS-FETの要部構成をあらわす。図１４は、
実施例２のDMOS-FETを作り込むＤＩ基板の表面をあらわ
す。DMOS-FET１は、ＤＩ基板２における単結晶シリコン
のｎ型分離島（半導体分離島）３に作り込まれている。
ＤＩ基板２は、通常、ポリシリコン層（支持体層）５上
に絶縁膜４で電気的に分離された複数のｎ型分離島（図
１３では１個だけ示す）３が形成されてなる基板であ
る。

【００２６】DMOS-FET１は、ＤＩ基板２のｎ型分離島３
の表面部分にチャネル形成用のｐ型領域２１が形成さ
れ、このｐ型領域２１の表面部分にソース領域用のｎ型
領域２２が形成され、ｎ型分離島３（におけるｎ型領域
２０）の底面部分と側面部分にはドレイン領域用のｎ⁺
型領域（不純物高濃度領域）２４が絶縁膜４沿いに分離
島表面まで延びて露出するように形成されている。一
方、ｎ型分離島３の表面では、ゲート電極６が絶縁層７
を介して設けられているとともにｐ型領域２１の一部と
ソース領域であるｎ型領域２２の両方にコンタクトする
ソース電極９とｎ⁺型領域２４にコンタクトするドレイ
ン電極８とが絶縁層７を介して分離島外に引き出された
構成になっている。

【００２７】ゲート電極６の電圧を制御することによ
り、ｐ型領域２１の表面２３でチャネルの生成・消滅が
起こるようになっていることは従来の通りである。そし
て、このDMOS-FET１では、ｎ⁺ 型領域２４は、ｎ型分離
島３の底面部分では全域に形成されているが、ｎ型分離
島３の側面部分では一部域だけに限定形成されているだ
けである。つまり、ＤＩ基板２のポリシリコン層５に
は、ｎ型分離島３の底側から分離島表面に向かって延び
周囲が絶縁膜４を介してｎ型分離島３の内側面だけに接
する突出部１５が設けられており、ｎ型分離島３の側面
部分のうち突出部１５の周囲の内側面部分だけにｎ⁺ 型
領域２４が出来ているのである。

【００２８】一方、ソース電極９は、図１３にみるよう
に、ｎ⁺ 型領域２４の露出面（露出領域）を避けて引き
出されているため、耐圧が向上することについては前述
の通りである。つまり、図１４にみるように、ｎ型分離
島３の表面ではｎ⁺ 型領域２４の露出面は極く一部だけ
であって、従来のようにｎ型分離島３の全周縁にｎ⁺型
領域の露出面があるわけではないため、ソース電極９を
ｎ⁺ 型領域２４の露出領域を避けて引き出せるのであ
る。一方、ドレイン電極８はｎ⁺ 型領域２４の露出面に
コンタクトしていることは言うまでもない。突出部１５
の中心Ａではポリシリコン層が露出しているが、ポイン
ト的に露出しているだけであるから、ドレイン電極８と
のコンタクトで絶縁分離状態が害されることはない。

【００２９】上記のｎ⁺ 型領域２４は、以下のように形
成することが出来る。まず、図１５にみるように、単結
晶シリコンウエハ４１の表面に酸化膜マスク４２を設け
て異方性エッチングを行い、突出部１５用のＶ溝４３を
形成する。ついで、図１６にみるように、酸化膜マスク
４２を除去したのち単結晶シリコンウエハ４１の全表面
部分にｎ型不純物をドープしてｎ⁺ 型層を形成する。

【００３０】ｎ型不純物のドープの後、図１７にみるよ
うに、単結晶シリコンウエハ４１の表面に再び酸化膜マ
スク４４を設けて異方性エッチングを行い、分離用のＶ
溝４５を形成し、その後、図１８にみるように、単結晶
シリコンウエハ４１のＶ溝形成側面を酸化し絶縁膜４を
形成したのち支持体層用のポリシリコン層５を積層して
おいてから、単結晶シリコンウエハ４１のＶ溝形成側面
と反対側の面からＶ溝４５の底が露出するまで研磨すれ
ば、図１９にみるように、ＤＩ基板２が完成する。

【００３１】分離用のＶ溝４５の形成は、ｎ型不純物の
ドープのあとであるから、図１７にみるように、Ｖ溝４
５の溝の内面には（上部を除いて）ｎ型不純物のドープ
はなされていないのに対して、突出部１５用の溝４３は
内面全面にｎ型不純物のドープがなされており、その結
果、ｎ⁺ 型領域２４は、ｎ型分離島３の側面部分のう
ち、Ｖ溝４３に出来た突出部１５のまわりの内側面部分
だけに形成されることになる。

【００３２】なお、Ｖ溝４３の深さはポリシリコン層の
露出がポイント的なものに留まるようにするために、Ｖ
溝４５よりも少し浅くする。この場合、ｎ⁺ 型領域２４
がｎ型分離島３の表面に露出させることが主目的である
から、ポリシリコン層が全く露出しないように突出部１
５が形成されていてもよい。そして、作製したＤＩ基板
２のｎ型分離島３に、常法に従って必要な各領域および
電極等を形成し、DMOS-FET１を完成させるようにする。

【００３３】−実施例３−図２０は実施例３の半導体装
置にかかるDMOS-FETの要部構成をあらわす。DMOS-FET３
１は、ＤＩ基板２における単結晶シリコンのｎ型分離島
３に作り込まれている。図２０では便宜上ｎ型分離島３
を１個だけ図示してある。DMOS-FET３１は、ＤＩ基板２
のｎ型分離島３の表面部分にチャネル形成用のｐ型領域
２１が形成され、このｐ型領域２１の表面部分にソース
領域用のｎ型領域２２が形成され、ｎ型分離島３（にお
けるｎ型領域２０）の底面部分と側面部分にはドレイン
領域用のｎ⁺ 型領域（不純物高濃度領域）３４が絶縁膜
４沿いに分離島表面まで延びて露出するように形成され
ている。一方、ｎ型分離島３の表面では、ゲート電極６
が絶縁層７を介して設けられているとともにｐ型領域２
１の一部とソース領域であるｎ型領域２２の両方にコン
タクトするソース電極９とｎ ⁺ 型領域３４にコンタクト
するドレイン電極８とが絶縁層７を介して分離島外に引
き出された構成になっている。

【００３４】ゲート電極６の電圧を制御することによ
り、ｐ型領域２１の表面２３でチャネルの生成・消滅が
起こるようになっていることは従来の通りである。そし
て、このDMOS-FET３１では、ｎ⁺ 型領域３４は、ｎ型分
離島３の底面部分では全域に形成されているが、図２０
にみるように、ｎ型分離島３の側面部分では一部域だけ
に限定形成されているだけである。

【００３５】一方、ソース電極９は、図２０にみるよう
に、ｎ⁺ 型領域３４の露出面（露出領域）を避けて引き
出されているため、耐圧が向上することについては前述
の通りである。つまり、ｎ型分離島３の表面ではｎ⁺ 型
領域２４の露出面は一部だけであって、従来のようにｎ
型分離島３の全周縁にｎ⁺ 型領域の露出面があるわけで
はないため、ソース電極９をｎ⁺ 型領域３４の露出領域
を避けて引き出せるのである。なお、ドレイン電極８は
ｎ⁺ 型領域３４の露出面にコンタクトしていることは言
うまでもない。

【００３６】また、DMOS-FET３１では、チャネル形成用
のｐ型領域２１とｎ型分離島３の側面の間の表面部分に
別のｐ型領域２５が形成されていて、ソース電極９がコ
ンタクトしており、電界集中の緩和の程度が大きい。な
お、図２０の場合、ｐ型領域２５はｎ型分離島３の側面
に接しているが、ｐ型領域２５はｎ型分離島３の側面か
ら少し離れているようであってもよい。

【００３７】この発明は、上記実施例に限らない。例え
ば、図１，１３，２０においてｐとｎとが逆である構成
のものが他の実施例として挙げられる。

【００３８】

【発明の効果】以上に述べたように、この発明にかかる
半導体装置の場合、半導体分離島の表面部分の第２導電
型半導体領域にコンタクトする電極と第１導電型不純物
高濃度領域の露出面との交差が回避され電界集中は緩和
されて、ブレークダウンが起こり難くなり、耐圧が向上
するため、非常に有用である。半導体装置が絶縁ゲート
型電界効果構成の場合、ソース・ドレイン間の耐圧が向
上することになる。

【図面の簡単な説明】

【図１】実施例１の半導体装置をあらわす断面図であ
る。

【図２】実施例１でのＤＩ基板の作製過程でのウエハ表
面へのｎ⁺ 型層形成工程をあらわす説明図である。

【図３】実施例１でのＤＩ基板の作製過程でのウエハ表
面への酸化膜形成工程をあらわす説明図である。

【図４】実施例１でのＤＩ基板の作製過程での酸化膜へ
の窓形成工程をあらわす説明図である。

【図５】実施例１でのＤＩ基板の作製過程での酸化膜上
への窒化膜形成工程をあらわす説明図である。

【図６】実施例１でのＤＩ基板の作製過程での窒化膜へ
の窓形成工程をあらわす説明図である。

【図７】実施例１でのＤＩ基板の作製過程での窒化膜下
の酸化膜への窓形成工程をあらわす説明図である。

【図８】実施例１でのＤＩ基板の作製過程でのウエハへ
の溝形成工程をあらわす説明図である。

【図９】実施例１でのＤＩ基板の作製過程での溝へのｎ
⁺ 型層形成工程をあらわす説明図である。

【図10】実施例１でのＤＩ基板の作製過程でのウエハへ
の溝形成工程をあらわす説明図である。

【図11】実施例１でのＤＩ基板の作製過程でのウエハへ
の絶縁膜形成工程をあらわす説明図である。

【図12】実施例１でのＤＩ基板の完成状態をあらわす説
明図である。

【図13】実施例２にかかるDMOS-FETの要部構成をあらわ
す断面図である。

【図14】実施例２のDMOS-FETに用いたＤＩ基板の平面図
である。

【図15】実施例２でのＤＩ基板の作製過程での突出部用
のＶ溝形成工程をあらわす説明図である。

【図16】実施例２でのＤＩ基板の作製過程でのｎ型不純
物ドープ工程をあらわす説明図である。

【図17】実施例２でのＤＩ基板の作製過程での分離用の
Ｖ溝形成工程をあらわす説明図である。

【図18】実施例２でのＤＩ基板の作製過程での支持体層
形成工程をあらわす説明図である。

【図19】実施例２でのＤＩ基板の完成状態をあらわす説
明図である。

【図20】実施例３にかかるDMOS-FETの要部構成をあらわ
す断面図である。

【図21】従来のDMOS-FETの要部構成をあらわす断面図で
ある。

【図22】従来の半導体装置で使うＤＩ基板の作製過程で
の分離用のＶ溝形成工程をあらわす説明図である。

【図23】従来の半導体装置で使うＤＩ基板の作製過程で
のｎ型不純物ドープ工程をあらわす説明図である。

【図24】従来の半導体装置で使うＤＩ基板の作製過程で
の支持体層形成工程をあらわす説明図である。

【図25】従来の半導体装置で使うＤＩ基板の完成状態を
あらわす説明図である。

【図26】従来の半導体装置の要部構成をあらわす断面図
である。

【符号の説明】

１ DMOS-FET（絶縁ゲート型電界効果半導体装置） ２ ＤＩ基板（誘電体分離基板） ３ ｎ型分離島（半導体分離島） ４ 絶縁膜 ５ ポリシリコン層（支持体層） ６ ゲート電極 ７ 絶縁層 ８ ドレイン電極 ９ ソース電極 ２１ チャネル領域用のｐ型領域 ２２ ソース領域用のｎ型領域 ２４ ドレイン領域用のｎ⁺ 型領域 ３１ DMOS-FET（絶縁ゲート型電界効果半導体装置） ３４ ドレイン領域用のｎ⁺ 型領域 101 半導体装置 103 ｎ⁺ 型領域 105 ｐ型領域 107 絶縁層 111 電極 112 電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 義幸 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 支持体層上に絶縁膜で電気的に分離され
   た第１導電型半導体分離島が形成されてなる誘電体分離
   基板を備え、前記半導体分離島の表面部分に第２導電型
   半導体領域が形成され、前記半導体分離島の底面部分と
   側面部分には第１導電型不純物高濃度領域が絶縁膜沿い
   に分離島表面まで延びて露出するように形成されてお
   り、かつ、前記分離島表面では、前記第２導電型半導体
   領域にコンタクトする電極と第１導電型不純物高濃度領
   域にコンタクトする電極が絶縁層を介して分離島外に引
   き出されている半導体装置において、前記第１導電型不
   純物高濃度領域は、半導体分離島の側面部分では一部域
   だけに形成されており、前記第２導電型半導体領域にコ
   ンタクトする電極が、前記第１導電型不純物高濃度領域
   の露出領域を避けて引き出されていることを特徴とする
   半導体装置。
2. 【請求項２】 半導体装置が第２導電型半導体領域をチ
   ャネル形成用とする絶縁ゲート型電界効果半導体装置で
   あって、前記第２導電型半導体領域の表面部分にソース
   領域用の第１導電型半導体領域が形成され、第１導電型
   不純物高濃度領域がドレイン領域用であり、かつ、分離
   島表面では、ゲート電極が絶縁層を介して設けられてい
   るとともに第２導電型半導体領域にコンタクトする電極
   が、ソース領域用の第１導電型半導体領域にもコンタク
   トしているソース電極である請求項１記載の半導体装
   置。
3. 【請求項３】 支持体層には、半導体分離島の底側から
   分離島表面に向かって延び周囲が絶縁膜を介して半導体
   分離島の内側面に接する突出部が設けられており、半導
   体分離島の側面部分のうち前記突出部の周囲の内側面部
   分だけに第１導電型不純物高濃度領域が形成されている
   請求項２記載の半導体装置。
4. 【請求項４】 チャネル形成用の第２導電型半導体領域
   と半導体分離島の側面の間の表面部分に別の第２導電型
   半導体領域が形成されていて、別の第２導電型半導体領
   域にソース電極がコンタクトしている請求項２または３
   記載の半導体装置。