KR100207443B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100207443B1
KR100207443B1 KR1019920017606A KR920017606A KR100207443B1 KR 100207443 B1 KR100207443 B1 KR 100207443B1 KR 1019920017606 A KR1019920017606 A KR 1019920017606A KR 920017606 A KR920017606 A KR 920017606A KR 100207443 B1 KR100207443 B1 KR 100207443B1
Authority
KR
South Korea
Prior art keywords
wiring
insulating layer
contact
semiconductor device
layer
Prior art date
Application number
KR1019920017606A
Other languages
English (en)
Other versions
KR940008067A (ko
Inventor
이원식
김병선
김형근
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019920017606A priority Critical patent/KR100207443B1/ko
Publication of KR940008067A publication Critical patent/KR940008067A/ko
Application granted granted Critical
Publication of KR100207443B1 publication Critical patent/KR100207443B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 다층 배선이 형성되는 반도체 장치에 있어서 배선층간의 접촉 면적을 넓혀서 접촉 저항을 감소시킨 반도체 장치 및 그 제조방법에 관한 것으로서, 표면상에 제1배선이 패턴되어 형성된 제1절연층과, 상기 제1절연층상에 상기 제1배선의 한정된 지역내에서 상부표면과 측면이 노출되도록 제거되어 형성된 제2절연층과, 상기 노출된 제1배선의 상부표면과 측면과 접촉하면서 상기 제2절연층상을 지나가는 제2배선을 포함하여 이루어진 것을 특징으로 한다.
본 발명에 의하면, 배선층간의 접촉을 위한 공정 시 정렬곤란에 구애받음 없이 배선층간의 접촉 면적이 증가되어 접촉 저항이 감소되고 접촉의 신뢰도가 향상된다.

Description

반도체 장치 및 그 제조방법
제1도의 (a)-(c)는 종래 기술에 의한 배선층간의 접촉부를 나타낸 평면도 및 단면도.
제2도의 (a)-(c)는 본 발명의 일 실시예에 의한 배선층간의 접촉부를 나타낸 평면도 및 단면도.
제3도의 (a)-(c)는 본 발명의 다른 실시예들에 의한 배선층간의 접촉부를 나타낸 평면도.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 다층 배선이 형성되는 반도체 장치에 있어서 배선층간의 접촉 면적을 넓혀서 접촉 저항을 감소시킨 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치가 서브-마이크론급의 디바이스로 고집적화 되어감에 따라 소자 형성공정은 물론 소자 형성 후의 배선공정도 더욱더 고도의 미세 패턴기술을 필요로 하게 되었으며, 소자의 동작특성에 큰 영향을 끼치는 배선 저항을 줄이기 위하여 배선층도 다층화 되어지고 그에 따라 배선층간을 연결시키기 위한 접촉구가 매우 작아지고 또한 그 형성도 매우 어려워졌다. 따라서 배선층간의 접촉 면적이 작아지고 그에 따른 접촉 저항이 상승하여 반도체 소자의 동작특성이 약화될 뿐만 아니라 접촉에 대한 신뢰도도 크게 떨어지게 된다.
종래의 일반적인 배선층간의 접촉구 형태 및 그 형성방법을 제1도의 (a)-(c)에 따라서 살펴보겠다.
(a)는 제1배선층(11)과 제2배선층(13)산에 접촉구(14)가 형성될 부분을 나타낸 평면도이다. (b)는 (a)의 X-X를 자른 수직 단면도이며, (c)는 Y-Y를 자른 수직단면도이다. 상기 제1도에서 보여지는 것과 같이 접촉구(14)가 형성될 부분의 제1배선층(11)의 폭을 다른 부분 보다 더 넓게 형성시켜준 후 전면에 절연막(12)을 형성시킨다. 이어서 접촉구(14)를 형성하기 위하여 넓게 형성한 제1배선층(11)상에 확장된 부분 보다 면적이 작은 접촉구(14)를 통상의 사진 식각기술에 의하여 상기 절연막(12)을 제거하여 형성시켜 준다. 이어서, 접촉구(14)의 면적보다 넓게 제2배선층(13)을 접촉구상에 덮어주어 배선층간을 연결시켜 준다.
그러나 상기와 같은 종래 기술에 의하면 배선층간의 접촉영역이 제1배선층(11)의 상부 표면에만 국한되며, 접촉구의 폭을 제1배선층(11)이나 제2배선층(13)의 폭보다 좁게 만들 수 밖에 없으므로 접촉 면적이 상대적으로 작게 된다. 더구나 반도체 소자의 집적도가 증가할수록 배선폭이 좁아져 배선층간의 접촉 면적이 더욱 작아짐에 따라 접촉불량등 접촉에 대한 신뢰도가 떨어지고 접촉 저항이 증가하여 소자의 동작특성이 약화된다. 한편 접촉 면적을 늘리기 위하여 접촉구를 가능한 크게 만들어 주어도 제1배선층 및 제2배선층과 접촉구와의 정렬 여유면적이 확보되지 않아 정렬이 곤란하게 된다.
따라서 본 발명의 목적은 상기 종래기술의 단점을 해결하여 배선층간의 접촉을 위한 공정시 정렬곤란에 구애받음 없이 배선층간의 접촉 면적이 증가된 반도체 장치 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 장치는 표면상에 제1배선이 패턴되어 형성된 제1절연층과, 상기 제1절연층상에 상기 제1배선의 한정된 지역내에서 상부표면과 측면이 노출되도록 제거되어 형성된 제2절연층과, 상기 노출된 제1배선의 상부표면과 측면과 접촉하면서 상기 제2절연층상을 지나가는 제2배선을 포함하여 이루어진 것을 특징으로 한다.
또한 상기의 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 제조방법은 표면상에 제1배선이 패턴되어 형성된 제1절연층상에 제2절연층을 형성시켜주는 제1공정과, 상기 제1배선상의 일정 지역에서 제1배선의 폭보다 넓게 상기 제2절연층을 제거하여 개구부를 형성시켜주는 제2공정과, 상기 개구부내에 노출된 상기 제1배선의 상부표면 및 측면과 접촉하여 지나가도록 제2배선을 형성시켜주는 제3공정을 구비하여 이루어진 것을 특징으로 한다.
이하 본 발명의 원리가 구체화된 실시예를 첨부한 도면을 참조하여 설명하겠다.
[실시예 1]
실시예 1은 제2도 (a)-(c)를 통하여 설명하겠다.
(a)는 제1절연층(21)상에 형성된 제1배선(22)과 제2배선(24)이 교차하는 지역의 평면도를 나타낸 것이고, (b)는 (a)의 X-X부분을 자른 단면도이며, (c)는 (a)의 Y-Y 부분을 자른 단면도를 나타낸 그림이다.
제조방법을 살펴보면, 제1절연층(21)상에 제1배선층을 형성시켜준 후 패터닝하여 제1배선(22)을 형성시켜 준다. 이어서 기판 전면에 제2절연층(23)을 형성시켜 준다.
이어서 제2절연층(23)을 사이에 두고 형성된 상기 제1배선(22)과 제2배선(24)을 서로 연결하기 위하여 상기 제1배선(22)의 폭의 크기보다 더 크게 상기 제2절연층(23)을 제거하여 개구부(25)를 형성시켜준 후 상기 제2배선(24)을 형성시켜준다.
따라서 (c)도에서 보여지듯이 제1배선(22)의 상부표면과 측면이 제2배선(24)과 접촉하게 되어 접촉 면적이 종래 기술에 비해 훨씬 증가하게 되어 접촉 저항도 감소하게 되고, 접촉의 신뢰도로 향상되게 된다. 다른 한편 개구부(25)를 제1배선(22)의 폭 보다 넓게 열어주기 때문에 제2배선(24)이 개구부(25)를 지나가기만 하면 제1배선(22)과 제2배선(24)은 자동적으로 중첩되어 접촉하기 때문에 후속되는 정렬공정이 매우 용이하게 된다.
[실시예 2]
실시예 2에 대하여는 제3도의 (a)-(c)에 도시하였다.
(a)도에서 부호(31)은 제1배선이고, (32)는 제2배선이며, (33)은 제1배선과 제2배선을 연결하기 위한 절연층의 개구부를 나타낸 것이다. (a)도에서는 개구부(33)내에서 제1배선(31)이 절단되어 절단부의 면적만큼 상기 제2배선(32)과의 접촉 면적이 증가하게 된다.
(b)도에서 부호(34)는 제1배선이며, (35)는 제2배선이며, (36)은 절연층의 개구부를 나타낸 것이다. (c)도에서 부호(37)은 제1배선이며, (38)은 제2배선이며, (39)는 절연층의 개구부를 나타낸 것이다. (b)와 (c)도에서도 보여지듯이 개구부내의 제1배선의 모양을 변형함으로써 제1배선과 제2배선과의 접촉 면적을 더욱 더 증가시킬 수 있다.

Claims (4)

  1. 표면상에 제1배선이 패턴되어 형성된 제1절연층과, 상기 제1절연층상에 상기 제1배선의 한정된 지역내에서 상부표면과 측면이 노출되도록 제거되어 형성된 제2절연층과, 상기 노출된 제1배선의 상부표면과 측면과 접촉하면서 상기 제2절연층상을 지나가는 제2배선을 포함하여 이루어진 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1,2배선은 폴리 실리콘 또는 금속 중 어느 하나로 된 것임을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 상부표면과 측면이 노출된 제1배선이 상기 노출 부위내에서 그 일부가 절단되어 있는 것을 특징으로 하는 반도체 장치.
  4. 표면상에 제1배선이 패턴되어 형성된 반도체 기판상의 제1절연층상에 제2절연층을 형성시켜주는 제1공정과, 상기 제1배선상의 일정 지역에서 제1배선의 폭보다 넓게 상기 제2절연층을 제거하여 개구부를 형성시켜주는 제2공정과, 상기 개구부내에 노출된 상기 제1배선의 상부표면 및 측면과 접촉하여 지나가도록 제2배선을 형성시켜주는 제3공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019920017606A 1992-09-26 1992-09-26 반도체장치 및 그 제조방법 KR100207443B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920017606A KR100207443B1 (ko) 1992-09-26 1992-09-26 반도체장치 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920017606A KR100207443B1 (ko) 1992-09-26 1992-09-26 반도체장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR940008067A KR940008067A (ko) 1994-04-28
KR100207443B1 true KR100207443B1 (ko) 1999-07-15

Family

ID=19340172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920017606A KR100207443B1 (ko) 1992-09-26 1992-09-26 반도체장치 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100207443B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892243B1 (ko) * 2005-07-08 2009-04-09 주식회사 토이론 배관용 폼패드

Also Published As

Publication number Publication date
KR940008067A (ko) 1994-04-28

Similar Documents

Publication Publication Date Title
US5444021A (en) Method for making a contact hole of a semiconductor device
KR100256800B1 (ko) 콘택홀 제조방법
US5358903A (en) Contact of a semiconductor device and its manufacturing process
US5561327A (en) Multilayer interconnection structure for a semiconductor device
JP2000091423A (ja) 多層配線半導体装置及びその製造方法
KR100207443B1 (ko) 반도체장치 및 그 제조방법
KR940022801A (ko) 반도체소자의 콘택 형성방법
US5354713A (en) Contact manufacturing method of a multi-layered metal line structure
JP3270863B2 (ja) 半導体装置
JP2809131B2 (ja) 半導体装置の製造方法
US5331733A (en) Method for manufacturing a connection device for a semiconductor device
KR19980014210A (ko) 반도체 장치 및 그 제조방법
KR0140683B1 (ko) 반도체 소자의 배선구조
US5753534A (en) Semiconductor connecting device and method for making the same
JPS5833854A (ja) 半導体装置の製造方法
KR100265991B1 (ko) 반도체 장치의 다층 배선간 연결공정
KR0161424B1 (ko) 고집적 반도체소자의 배선층
JPS6148779B2 (ko)
KR0172261B1 (ko) 반도체 소자의 콘택 홀 형성 방법
KR0126886B1 (ko) 버팅 콘택 마스크 디자인 방법
JP2699454B2 (ja) メモリ装置の製造方法
JPH07106416A (ja) 半導体素子の配線構造
KR910000277B1 (ko) 반도체 장치의 제조방법
KR0155834B1 (ko) 반도체장치의 다층 배선구조 및 그 형성방법
KR100230735B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070327

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee