KR0155834B1 - 반도체장치의 다층 배선구조 및 그 형성방법 - Google Patents

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Abstract

반도체장치의 다층 배선구조 및 그 형성방법에 대해 기재되어 있다.
이는, 반도체기판 상에 형성된 하부 도전층, 하부 도전층 상에 형성된 절연층, 절연층 상에 형성되어 있으며, 그 사이의 간격이 측벽 스페이서 두께의 두 배보다 작은 제1영역과, 그 사이의 간격이 측벽 스페이서 두께의 두 배보다 큰 제2영역을 갖는 상부 도전층, 상부 도전층의 측벽에 형성된 측벽스페이서 및 제2영역에 위치하고, 측벽 스페이서에 자기정합된 콘택홀을 구비하는 것을 특징으로 한다.
따라서, 콘택홀을 형성하기 위한 별도의 사진공정 및 마스크가 필요없으며, 배선층에 콘택홀 형성을 위한 층간절연층을 형성하지 않으므로, 단차를 줄일 수 있으며, 콘택홀을 채우는 물질의 후속 패터닝시 발생하는 노광 등의 문제를 해결할 수 있는 이점이 있다.

Description

반도체장치의 다층 배선구조 및 그 형성방법
제1도는 종래의 다층 배선을 형성하기 위한 레이아웃도이다.
제2a도 내지 제2e도는 종래의 다층 배선을 형성하는 방법을 설명하기 위한 단면도들이다.
제3도는 본 발명에 의한 다층 배선을 형성하기 위한 레이아웃도이다.
제4a도 및 제4b도는 상기 레이아웃도에 의해 형성된 다층 배선구조를 도시한 단면도이다.
제5a도 내지 제7b도는 상기 제4도의 본 발명에 의한 다층 배선을 형성하는 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 30 : 하부 도전층
32 : 절연층 34 : 상부 도전층
36 : 캐핑층 38 : 접촉구
40 : 측벽 스페이서
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 고집적 반도체장치에 적용할 수 있는 반도체장치의 다층 배선구조 및 그 형성방법에 관한 것이다.
반도체 기판과 도전층을 전기적으로 접속시키기 위한 콘택홀(contact hole)은, 반도체기판 상에 형성된 층간절연층을 부분적으로 식각함으로써 반도체기판의 표면 일부를 노출시키는 것에 의해 형성된다.
전자기기의 고속화, 고기능화 및 소형화를 위해서 반도체 장치의 집적도가 증가함에 따라, 셀 면적이 축소되고 결과적으로 콘택홀의 크기도 감소하여 접촉 저항은 오히려 증가하고 있다.
또한, 고집적화를 위해 다층(multi layer) 구조가 사용되면서 상부 도전층과 하부 도전층 사이에 콘택홀을 형성할 때, 도전층 사이의 절연 및 상부 도전층과 접촉 개구부의 미스얼라인 마진(misalign margin)을 확보하기 위해서는, 상부 도전층이 절연층 상에 침적되어 패터닝될 때 일정 마진(margin)을 고려하여야 한다. 그리고, 상부 도전층과 하부 도전층 사이에 중간 도전층이 존재하는 경우 중간 도전층과의 절연을 고려하여 콘택홀의 크기를 결정하여야 하므로 콘택홀의 크기를 증가시키기 어렵다.
종래의 다층배선 구조에서는 하부 도전층에 상부 도전층을 접속하기 위한 콘택홀을 형성할 때, 중간 도전층에 의해 콘택홀이 형성될 부분의 공간이 작아, 기존의 콘택홀 형성공정으로는 상부 도전층과 중간 도전층 사이의 전기적 단락(sort)을 피할 수가 없다.
이러한 문제를 해결하기 위하여 제안된 셀프 얼라인 콘택(Self Align Contact; 이하 SAC라 칭함) 방법이 제1도 내지 제2e도에 도시되어 있다.
제1도는 종래의 SAC를 형성하기 위한 레이아웃도로서, 참조번호 100은 하부 도전층을, 110은 상부 도전층을, 그리고 120은 SAC를 형성하기 위한 마스크 패턴을 각각 나타낸다.
제2a도 내지 제2e도는 상기 레이아웃도를 이용한 SAC 형성방법을 공정수순에 따라 도시한 단면도들이다.
제2a도를 참조하면, 반도체기판(1) 상에 하부도전층(10)을 형성하고 제1층간절연층(12)을 형성한 후, 상부도전층(14)을 형성한다. 이어서, 상기 상부도전층 상에, 소정의 식각공정에 대해 상기 상부도전층 및 제1층간절연막(통상 산화막)과 다른 식각율을 갖는 물질, 예컨대 실리콘 질화막(SiN) 또는 산화 알루미늄(Al2O3)을 도포하여 캐핑층(capping layer)을 형성한다.
제2b도를 참조하면, 상기 캐핑층 상에 감광물질을 도포한 후, 제1도의 상부 도전층을 패터닝하기 위한 마스크패턴(110)을 이용하여 상기 감광물질을 사진식각하여 감광막패턴(도시되지 않음)을 형성한다. 이어서, 상기 감광막패턴을 식각마스크로 하여 캐핑층(16) 및 상부 도전층(14)을 차례로 건식식각한다.
제2c도를 참조하면, 콘택홀 형성을 위한 층간절연층의 이방성식각시 상부 도전층의 측면노출을 방지하고, 콘택홀을 자기 정합적으로 형성하기 위하여, 상기 캐핑층(16)과 동일한 물질을 도포한 후 에치백(etch back)하여 스페이서(18)를 형성한다.
제2d도를 참조하면, 스페이서가 형성된 결과물 상에, 후속 층과의 전기적 절연 및 평탄화를 위하여 절연물질을 도포한 후 평탄화하여 제2층간절연층(20)을 형성한다.
이어서, 상기 제2층간절연층 상에 사진식각 공정에 의하여 제1도의 SAC 형성을 위한 마스크패턴(120)을 이용하여 감광막패턴(도시되지 않음)을 형성한 후, 이를 식각마스크로 하여 상기 제2층간절연층(20)을 이방성 식각하여 개구부를 형성한다.
계속해서 상기 개구부를 통해 제1층간절연층(12)을 이방성 식각함으로써 상기 스페이서(18)에 자기정합된 SAC를 형성한다.
상기한 통상의 SAC 형성공정에 의하면, 중간 도전층과 상부 도전층 사이의 전기적 단락을 방지하기 위한 미스얼라인 마진(misalign margin)을 확보할 수 있으며, 중간 도전층 사이의 이격거리를 조절하여 최소 피쳐 사이즈(minimum feature size)의 콘택홀도 형성할 수 있다.
그러나, 상기한 종래의 SAC 형성방법은, 층간절연막의 이방성식각을 위한 포토패턴 형성시 최소 피쳐 사이즈 이하로는 줄일 수 없으므로, 제2e도와 같이 실제 콘택홀의 크기(참조부호 Sc)보다 개구부의 크기(참조부호 S)를 크게 형성하여야 한다. 이는 이 콘택홀을 채울 물질층의 패턴형성의 제한요인이 된다. 또한, 콘택홀과 콘택홀의 간격이 극히 작은 디램(Dynamic Random Access Memory; 이하 DRAM이라 칭함)이나, 에스 램(Static RAM; SRAM) 등의 셀 어레이(cell array)에서는 큰 문제점이 된다.
본 발명은 이러한 문제점을 해결하기 위한 방법을 제시하고 있다.
본 발명의 목적은 고집적 반도체장치에 적용할 수 있는 다층 배선구조를 제공함에 있다.
본 발명의 다른 목적은 상기 다층 배선구조를 형성하는데 있어서 그 적합한 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 다층 배선구조는, 반도체기판 상에 형성된 하부 도전층; 상기 하부 도전층 상에 형성된 절연층; 상기 절연층 상에 형성되어 있으며, 그 사이의 간격이 측벽 스페이서 두께의 두 배보다 작은 제1영역과, 그 사이의 간격이 측벽 스페이서 두께의 두 배보다 큰 제2영역을 갖는 상부 도전층; 상기 상부 도전층의 측벽에 형성된 측벽스페이서; 및 상기 제2영역에 위치하고, 상기 측벽 스페이서에 자기정합된 콘택홀을 구비하는 것을 특징으로 한다.
상기 본 발명의 다른 목적을 달성하기 위한 다층 배선 형성방법은, 반도체기판 상에 하부 도전층, 절연층, 상부 도전층을 차례로 형성하는 공정; 콘택홀이 형성될 영역의 상부 도전층의 간격이 스페이서 두께의 두배보다 크고, 콘택홀이 형성되지 않는 영역의 상부 도전층의 간격이 스페이서 두께의 두 배보다 작도록 상기 상부 도전층을 이방성 식각하는 공정; 결과물 전면에 스페이서용 물질을 도포한 후 이방성식각 함으로써 상기 상부 도전층의 측벽에 스페이서를 형성하는 공정; 및 상기 절연층을 이방성식각함으로써 상기 하부 도전층 상에 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 스페이서는 상기 상부 도전층 및 절연층을 구성하는 물질과는 소정의 식각공정에 대해 식각율이 다른 물질로 구성되는 것이 바람직하다.
더욱 바람직하게는, 상기 절연층은 산화물로 형성되고, 상기 스페이서는 실리콘질화막 또는 산화알루미늄으로 형성되는 것이 바람직하다.
본 발명의 일 실시예에 있어서, 상기 상부 도전층 상에 캐핑층을 형성하는 공정을 더 구비하는 것이 바람직하다.
본 발명에 따르면, 콘택홀을 형성하기 위한 별도의 사진공정 및 마스크가 필요없으며, 배선층 상에 콘택홀 형성을 위한 층간절연층을 형성하지 않으므로, 단차를 줄일 수 있으며, 콘택홀을 채우는 물질의 후속 패터닝시 발생하는 노광 등의 문제를 해결할 수 있다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
[레이아웃]
제3도는 본 발명에 의한 다층 배선을 형성하기 위한 레이아웃도로서, 참조부호 100은 하부 도전층을 형성하기 위한 마스크패턴을, 110은 상부 도전층을 형성하기 위한 마스크패턴을 나타낸다. 그리고, A-A'는 콘택홀이 형성될 부분을 지나는 절단선을, B-B'는 콘택홀이 형성되지 않는 부분을 지나는 절단선을 나타낸다. 미설명된 도면부호 C는 스페이서에 의해 자기정합적으로 형성된 콘택홀을 나타낸다.
상기 레이아웃도에 따르면, 종래의 단순한 라인-스페이서(line-space) 패턴과는 달리, 콘택홀을 형성할 부분의 상부 도전층 패턴의 간격은 확장하고(A-A' 절단면) 그 외의 부분(B-B' 절단면)은 좁게 레이아웃되어 있다. 즉, 상부 도전층의 측벽에 스페이서를 형성할 때, 콘택홀이 형성될 부분에는 간격이 확보되고, 콘택홀이 형성되지 않는 부분에는 스페이서 물질, 즉 절연물질로 매립되도록 레이아웃되어 있다. 따라서, 상기 스페이서에 의해 콘택홀이 형성되므로, 콘택홀을 형성하기 위한 마스크패턴이 필요없다.
[구조]
제4a도 및 제4b도는 상기 제3도의 레이아웃도에 의해 제조된 다층 배선구조를 도시한 단면도로서, 제4a도는 상기 레이아웃도의 A-A'선을, 제4b도는 상기 레이아웃도의 B-B'선을 각각 잘라본 단면도이다.
콘택홀이 형성되는 부분에는 제4a도에 도시된 바와 같이, 상부 도전층(34) 및 캐핑층(36)의 측벽에 스페이서가 형성되어 있고, 상기 스페이서(40)에 자기 정합되어 콘택홀이 형성되어 있다. 그러나, 콘택홀이 형성되지 않는 부분에는 제4b도에 도시된 바와 같이, 상부 도전층 사이가 스페이서 물질(40)로 매립되어 있다.
이때, 형성하고자 하는 콘택홀의 사이즈가 SC라면, 콘택홀이 형성되는 부분은,
SC=SP-2LS
이고, 콘택홀이 형성되지 않는 부분의 상부 도전층의 간격은
SP2LS
가 된다. 여기서 SP는 상부 도전층 사이의 간격이고, LS는 스페이서의 두께를 나타낸다.
[형성방법]
제5a도 내지 제7b도는 상기 레이아웃도를 이용한 다층 배선 형성방법을 설명하기 위한 단면도들로서, 각 A도는 상기 레이아웃도의 A-A'선을 잘라본 단면도들이고, 각 B도는 B-B'선을 잘라본 단면도들이다.
제5a도 및 제5b도는 상부 도전층을 패터닝하는 단계를 도시한 단면도이다.
이 단계는 구체적으로, 반도체기판(1) 상에 하부 도전층(30)을 형성하는 공정, 상기 하부 도전층 상에 절연물질을 도포하여 절연층(32)을 형성하는 공정, 상기 절연층 상에 상부 도전층(34)을 형성하는 공정, 상기 상부 도전층 및 절연층(통상 산화막)과 다른 식각선택비를 갖는 물질, 예컨대 실리콘질화막(SiN) 또는 산화알루미늄(Al2O3)을 도포하여 캐핑층(capping layer)(36)을 형성하는 공정, 상기 캐핑층상에 감광물질을 도포한 후, 상부 도전층을 패터닝하기 위한 마스크패턴(110)을 이용하여 상기 감광물질을 사진식각함으로써 감광막패턴(도시되지 않음)을 형성하는 공정, 및 상기 감광막패턴을 식각마스크로 하여 캐핑층(36) 및 상부 도전층(34)을 차례로 건식식각하는 공정으로 진행된다.
이 공정에 의해 상기 제3도의 레이아웃도에 도시된 바와 같이, 콘택홀이 형성되는 부분을 지나는 A-A' 절단선의 단면도인 제5a도의 개구부(38)보다 콘택홀이 형성되지 않는 부분을 지나는 절단선 B-B'선의 단면도인 제5b도의 개구부(38')가 좁게 형성된다.
제6a도 및 제6b도는 스페이서(40)를 형성하는 단계를 도시한 단면도이다.
이 단계는 구체적으로, 콘택홀 형성을 위한 상기 절연층의 이방성식각시 상부 도전층의 측면노출을 방지하고, 자기 정합된 콘택홀을 형성하기 위하여, 상기 캐핑층(36)과 동일한 물질을 도포한 후 에치백하여 상부 도전층(34) 및 캐핑층(36)의 측벽에 스페이서(18)를 형성한다.
이때, 상기 제3도의 레이아웃도에서 콘택홀이 형성될 부분은 A-A'선의 절단면인 제6a도와 같이, 상부 도전층의 측벽에 스페이서(40)가 형성되어 있으나, 콘택홀이 형성되지 않는 부분은 B-B'선의 절단면인 제6b도와 같이, 상부 도전층 사이가 좁기 때문에 스페이서 물질로 매립된다.
제7a도 및 제7b도는 SAC를 형성하는 단계를 도시한 단면도이다.
구체적으로, 상기 스페이서(40)를 식각마스크로 하여 절연층(32)을 이방성 식각함으로써 하부 도전층과 접속하기 위한 콘택홀을 형성한다.
콘택홀을 형성하기 위한 상기 절연층의 이방성식각시 콘택홀이 형성되지 않는 부분은 스페이서 물질로 매립되어 있기 때문에, 상기 절연층을 구성하는 물질과 식각선택비를 갖는 스페이서 물질로 인해 식각이 진행되지 않고 콘택홀이 형성될 부분에만 식각이 진행된다.
이때, 형성하고자 하는 콘택홀의 사이즈가 SC라면,
SC=SP-2LS
이고, 콘택홀이 형성되지 않는 부분의 상부 도전층 사이의 간격은,
SP2LS
가 된다. 이때, SP는 상부 도전층 사이의 간격이고, LS는 스페이서의 두께를 나타낸다.
상술한 본 발명에 의한 다층 배선구조 및 그 형성방법에 따르면, 첫째, 콘택홀이 형성될 부분에는 개구부가 형성되고, 콘택홀이 형성되지 않는 부분은 스페이서 물질로 매립되어 있으므로, 콘택홀을 형성하기 위한 별도의 사진공정 및 마스크가 필요없으며, 둘째, 배선층에 콘택홀 형성을 위한 층간절연층을 형성하지 않으므로, 단차를 줄일 수 있으며, 세째, 콘택홀을 채우는 물질의 후속 패터닝시 발생하는 노광 등의 문제를 해결할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims (5)

  1. 반도체기판 상에 형성된 하부 도전층; 상기 하부 도전층 상에 형성된 절연층; 상기 절연층 상에 형성되어 있으며, 그 사이의 간격이 측벽 스페이서 두께의 두 배보다 작은 제1영역과, 그 사이의 간격이 측벽 스페이서 두께의 두 배보다 큰 제2영역을 갖는 상부 도전층; 상기 상부 도전층의 측벽에 형성된 측벽스페이서; 및 상기 제2영역에 위치하고, 상기 측벽 스페이서에 자기정합된 콘택홀을 구비하는 것을 특징으로 하는 반도체장치의 다층 배선구조.
  2. 반도체기판 상에 하부 도전층, 절연층, 상부 도전층을 차례로 형성하는 공정; 콘택홀이 형성될 영역의 상부 도전층의 간격이 스페이서 두께의 두배보다 크고, 콘택홀이 형성되지 않을 영역의 상부 도전층의 간격이 스페이서 두께의 두 배보다 작도록 상기 상부 도전층을 이방성 식각하는 공정; 결과물 전면에 스페이서용 물질을 도포한 후 이방성식각 함으로써 상기 상부 도전층의 측벽에 스페이서를 형성하는 공정; 및 상기 절연층을 이방성 식각함으로써 하부 도전층 상에 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 다층 배선 형성방법.
  3. 제2항에 있어서, 상기 스페이서는 상기 상부 도전층 및 절연층을 구성하는 물질과는 소정의 식각공정에 대해 식각율이 다른 물질로 구성되는 것을 특징으로 하는 반도체장치의 다층 배선 형성방법.
  4. 제3항에 있어서, 상기 절연층은 산화물로 형성되고, 상기 스페이서는 실리콘질화막 또는 산화알루미늄으로 형성되는 것을 특징으로 하는 반도체장치의 다층 배선 형성방법.
  5. 제2항에 있어서, 상기 상부 도전층 상에 캐핑층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 다층 배선 형성방법.
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