JP2759624B2 - 半導体素子の構造及びその製造方法 - Google Patents

半導体素子の構造及びその製造方法

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【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子の構造及び製
造方法に係り、特に高集積化に適したＢｉ−ＣＭＯＳの
構造及び製造方法に関する。
【０００２】
【従来の技術】一般に、Ｂｉ−ＣＭＯＳは高速スイッチ
ング素子としてよく知られており、特に出力バッファに
多く用いられている。前記Ｂｉ−ＣＭＯＳの回路的な構
成は、図１に示すように、Ｎ型ＭＯＳとＰＮＰトランジ
スタで構成されている。即ち、ＮＭＯＳ Ｑ１のゲート
Ｇを介して信号が入力されるようにし、ＮＭＯＳ Ｑ１
のドレーンＤをＰＮＰトランジスタＱ２のベースＢに連
結し、ＰＮＰトランジスタＱ２のエミッタＥには静電圧
を供給し、ＮＭＯＳ Ｑ１のソースＳとＰＮＰトランジ
スタＱ２のコレクタＣを連結して共通に接地する。従っ
て、ＰＮＰトランジスタＱ２のエミッタＥを通して信号
が出力される。
【０００３】このように構成される従来のＢｉ−ＣＭＯ
Ｓの構造及びその製造方法を図面を参照して説明する
と、次の通りである。図２は従来のＢｉ−ＣＭＯＳの構
造断面図であり、図３は従来のＢｉ−ＣＭＯＳの工程断
面図である。
【０００４】従来のＢｉ−ＣＭＯＳの構造は図２のよう
に、Ｎ型シリコン基板１に互いに隔離されるように２個
のＰ型井戸３、４が形成され、前記Ｐ型井戸３、４の間
とその他の基板上にはフイールド酸化膜２が形成され
る。一方のＰ型井戸３上にはＮＭＯＳのゲート電極６が
形成され、ゲート電極６の両側のＰ型井戸３には不純物
領域が形成されてＮＭＯＳのソース／ドレーン領域が形
成される。そして、他方のＰ型井戸４にはベース領域Ｂ
であるＮ型不純物領域が形成され、前記Ｎ型不純物領域
内にエミッタＥ不純物領域であるＰ型不純物領域が形成
されて、Ｐ型井戸をコレクタ領域とするＰＮＰトランジ
スタが形成される。
【０００５】この様に構成された従来のＢｉ−ＣＭＯＳ
の製造方法を説明すると、次の通りである。図３（ａ）
のように、Ｎ型シリコン基板１にフイールド酸化膜２を
形成してＮＭＯＳとＰＮＰトランジスタの形成領域を画
定し、前記ＮＭＯＳとＰＮＰトランジスタの形成領域に
Ｐ型不純物のイオン注入及び拡散工程によりＰ型井戸
３、４を形成する。
【０００６】図３（ｂ）のように、ＮＭＯＳ領域にゲー
ト酸化膜５を成長させ、ポリシリコンを堆積してホトエ
ッチ工程によりゲート６を形成し、ゲート６の両側のＰ
型井戸３内に高濃度のＮ型（Ｎ+） イオン注入によりソ
ース／ドレーン領域を形成するとともに、ＰＮＰトラン
ジスタのＰ型井戸４内の所定の領域に高濃度のＮ型（Ｎ
+） イオンを注入してベースＢ領域を形成する。
【０００７】そして、図３（ｃ）のように、ＮＭＯＳの
ソース領域の一方の側に高濃度のＰ型（Ｐ+） イオンを
注入するとともに、ＰＮＰトランジスタ領域ｎ及びＰ型
井戸４領域に高濃度のＰ型（Ｐ+） イオンを注入してエ
ミッタＥ領域及びコレクタＣ領域を形成する。
【０００８】このように製造された従来のＢｉ−ＣＭＯ
ＳはＮＭＯＳのドレーンとＰＮＰトランジスタのベース
を連結し、ＮＭＯＳのゲート電極を入力端とし、ＰＮＰ
トランジスタのエミッタを出力端とすると、図１のよう
な回路が構成される。従って、ゲート電極に印加される
信号に基づいてスイッチング動作を行うことになる。
【０００９】
【発明が解決しようとする課題】しかし、前記従来のＢ
ｉ−ＣＭＯＳには、次のような問題点がある。即ち、Ｎ
ＭＯＳのソース、ドレーン、ゲートとトランジスタのエ
ミッタ、コレクタ、ベースの各端子毎にコンタクト電極
が形成して外部で連結するので、チップのレイアウトの
面積が大きくなって集積度が低下する。
【００１０】本発明はかかる問題点を解決するためのも
ので、チップサイズを小さくして集積化されたＢｉ−Ｃ
ＭＯＳを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体素子の構造は、ＮＭＯＳのドレーン領
域とＰＮＰトランジスタのベース領域が半導体基板内で
互いに連結されるように構成し、本発明の半導体素子の
製造方法は、第１導電型半導体基板にフイールド酸化膜
を成長して活性領域とフイールド領域を限定し、活性領
域に第２導電型井戸を形成する工程と、前記井戸内部の
ＭＯＳが形成される領域に高濃度の第１導電型不純物領
域を、トランジスタが形成される領域に前記高濃度の第
１導電型不純物領域に連結されるように低濃度の第１導
電型不純物領域を形成する工程と、前記高濃度の第１導
電型不純物領域の一方の側と、前記低濃度の第１導電型
不純物領域の一部及び井戸領域にわたって高濃度の第２
導電型不純物領域を形成する工程と、前記高濃度の第１
導電型不純物領域の中央部位に第１トレンチ、前記低濃
度の第１導電型不純物領域と井戸との境界部分に第２ト
レンチを前記高濃度のＮ型不純物領域が除去される深さ
に形成する工程と、前記低濃度の第１導電型不純物領域
と高濃度の第２導電型不純物領域との境界部分に第３ト
レンチを形成する工程と、ＭＯＳ形成領域にゲート絶縁
膜を形成し、トランジスタ形成領域には前記第２、第３
トレンチが詰められるように絶縁膜を形成する工程と、
前記第１トレンチにゲート電極を形成する工程と、を含
んでなることを特徴とする。
【００１２】
【実施例】上述した本発明の実施例を図面を参照して説
明すると、以下の通りである。図４は本発明の一実施例
のＢｉ−ＣＭＯＳの構造断面図であり、図５は本発明の
一実施例のＢｉ−ＣＭＯＳの工程断面図である。
【００１３】本発明のＢｉ−ＣＭＯＳの構造は、図４の
ようにＮ型シリコン基板１１にフイールド酸化膜１２が
形成されて活性領域とフイールド領域が画定され、Ｎ型
シリコン基板１１の活性領域にＰ型井戸１３が形成され
る。前記Ｐ型井戸１３内のＮＭＯＳ形成領域にトレンチ
を形成して、そのトレンチの内壁にゲート電極Ｇを形成
する。ゲート電極Ｇが形成されたトレンチの両側には高
濃度のＮ型不純物領域１５であるソース／ドレーン領域
を形成する。
【００１４】ＰＮＰトランジスタ領域は、前記ＮＭＯＳ
領域のドレーン領域に連結して、前記Ｐ型井戸１３の内
部に低濃度のＮ型不純物領域１７であるベース領域を形
成する。このベース領域内の所定の部位に高濃度のＰ型
不純物領域２０であるエミッタ領域が形成され、酸化膜
２４を挟んで前記エミッタ領域の反対の側のＰ型井戸１
３上に高濃度のＰ型不純物領域２０であるコレクタ領域
が形成される。ここで、エミッタ領域、ベース領域、コ
レクタ領域のそれぞれの間はトレンチ構造の酸化膜で隔
離されている。
【００１５】上記構造を有する本発明のＢｉ−ＣＭＯＳ
の製造方法は、次の通りである。図５（ａ）のように、
Ｎ型シリコン基板１１にフイールド酸化膜１２を形成し
て活性領域とフイールド領域を区分し、活性領域にＰ型
不純物をイオン注入し、ドライブインを施してＰ型井戸
１３を形成する。
【００１６】図５（ｂ）のように、全面にわたり感光膜
１４を堆積して露光及び現像して、ＮＭＯＳのソース／
ドレーン領域Ａを画定した後、Ｐ型井戸１３のＮＭＯＳ
トランジスタのソース／ドレーン形成領域Ａに高濃度の
Ｎ型（Ｎ+） イオンを注入して高濃度のＮ型不純物領域
１５を形成する。
【００１７】図５（ｃ）のように、前記感光膜１４を除
去した後、再び全面に感光膜１６を堆積し露光及び現像
してＰＮＰトランジスタのベース及びエミッタ領域Ｂを
画定し、その後、ベース形成領域Ｂに低濃度のＮ型（Ｎ
-） イオンを注入して低濃度のＮ型不純物領域１７を形
成し、感光膜１６を除去する。この際、ＮＭＯＳのソー
ス／ドレーン形成領域ＡとＰＮＰトランジスタのベース
及びエミッタ形成領域Ｂは互いに連結されるようにす
る。
【００１８】図６（ｄ）のように、全面にわたって感光
膜１８を堆積し、前記ＮＭＯＳのソース／ドレーン形成
領域Ａの一方の側の端部と、前記ＰＮＰトランジスタの
ベース及びエミッタ形成領域ＢのＮＭＯＳ領域側と反対
側の一部と、Ｐ型井戸１３領域の一部、すなわち前記Ｐ
ＮＰトランジスタのベース及びエミッタ形成領域Ｂ側の
一部とが露出するように露光及び現像工程を行う。そし
て、露出した部位に高濃度のＰ型イオンを注入して高濃
度のＰ型不純物領域１９、２０を形成した後、感光膜１
８を除去する。
【００１９】図６（ｅ）のように、全面にわたって感光
膜２１を堆積し、前記ＮＭＯＳのソース、ドレーン形成
領域Ａの中央部分と前記ＰＮＰトランジスタのベース及
びエミッタ形成領域Ｂの境界部分が露出するように感光
膜２１をパターニングする。この際、前記ＰＮＰトラン
ジスタのベース及びエミッタ形成領域Ｂの境界部分にお
けるパターンの幅Ｗより少なくとも２倍程度広く前記Ｎ
ＭＯＳのソース／ドレーン形成領域Ａの中央部位におけ
るパターンの幅２Ｗを形成する。そして、前記感光膜２
１をマスクに用いて前記ＮＭＯＳのソース／ドレーン形
成領域Ａの高濃度のＮ型不純物領域が除去されるように
基板のエッチングしてトレンチを形成した後、感光膜２
１を除去する。これによって、ＮＭＯＳのソース領域と
ドレーン領域が分離され、ＰＮＰトランジスタのエミッ
タとコレクタ領域が区分される。
【００２０】図６（ｆ）のように、全面にわたって感光
膜２２を堆積し、前記ＰＮＰトランジスタのベース及び
エミッタ形成領域Ｂのうち、ベース領域とエミッタ領域
の間が露出するようにパターニングし、露出した領域を
所定の深さにエッチングしてトレンチを形成した後、感
光膜２２を除去する。この際のパターンの幅は、前記Ｐ
ＮＰトランジスタのベース及びエミッタ形成領域Ｂの境
界部分におけるパターンの幅Ｗと同一にし、トレンチの
深さはより低く形成する。
【００２１】図７（ｇ）のように、ＮＭＯＳ形成領域に
はゲート絶縁膜２３を形成し、ＰＮＰトランジスタの形
成領域には前記トレンチが詰められるように厚い絶縁膜
２４を形成する。
【００２２】図７（ｈ）のように、ソース領域、ドレー
ン／ベース領域、エミッタ及びコレクタ領域に各電極を
形成するためのコンタクトホールを形成する。
【００２３】図７（ｉ）のように、全面に電極形成用ポ
リシリコンを形成しパターニングして、ソース電極Ｓ、
ゲート電極Ｇ、ドレーン／ベース電極Ｄ／Ｂ、エミッタ
電極Ｅ、コレクタ電極Ｃを形成する。前記のように形成
された本発明のＢｉ−ＣＭＯＳの動作は、従来と同様な
ので省略する。
【００２４】
【発明の効果】以上説明したように、本発明の半導体素
子の構造及び製造方法には、次のような効果がある。即
ち、トレンチ構造でゲート電極を形成し、ＮＭＯＳのド
レーンとＰＮＰトランジスタのベースを半導体基板内で
連結した構造をもっているために、集積化されてチップ
サイズが減少し、且つスイッチング動作を高速で行うこ
とができる。
【図面の簡単な説明】
【図１】 一般的なＢｉ−ＣＭＯＳの回路構成図であ
る。
【図２】 従来のＢｉ−ＣＭＯＳの構造断面図である。
【図３】 従来のＢｉ−ＣＭＯＳの工程断面図である。
【図４】 本発明の一実施例のＢｉ−ＣＭＯＳの構造断
面図である。
【図５】 本発明の一実施例のＢｉ−ＣＭＯＳの工程断
面図である。
【図６】 本発明の一実施例のＢｉ−ＣＭＯＳの工程断
面図である。
【図７】 本発明の一実施例のＢｉ−ＣＭＯＳの工程断
面図である。
【符号の説明】
１１…シリコン基板、１２…フイールド酸化膜、１３…
Ｐ型井戸、１４、１６、１８、２１、２２…感光膜、１
５…高濃度Ｎ型不純物領域、１７…低濃度Ｎ型不純物領
域、１９、２０…高濃度Ｐ型不純物領域、２３…ゲート
絶縁膜、２４…絶縁膜、Ｇ…ゲート電極、Ｓ…ソース電
極、Ｄ／Ｂ…ドレーン／ベース電極、Ｅ…エミッタ電
極、Ｃ…コレクタ電極。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＭＮＯＳのドレーン領域とＰＮＰトラン
    ジスタのベース領域が半導体基板内で相互に連結されて
    いる半導体素子であって、第１導電型半導体基板と 、ＮＭＯＳ領域およびＰＮＰトランジスタ領域となる活性
    領域を区分するフイールド領域の前記基板上に形成され
    るフイールド酸化膜と 、前記第１導電型半導体基板の活性領域に形成される第２
    導電型井戸と 、前記第２導電型井戸内の前記ＮＭＯＳ領域に形成された
    第１トレンチ内に形成されるゲート電極と 、前記ゲート電極の両側に形成される高濃度の第１導電型
    ソース／ドレーン領域と 、前記ＮＭＯＳのドレーン領域に対して前記ゲート電極側
    とは反対側で連結された部分を有している、低濃度で第
    １導電型の、ＰＮＰトランジスタのベース領域と 、前記ＰＮＰトランジスタ領域において、第２トレンチ内
    に形成される絶縁膜でもって前記ベース領域から隔離さ
    れて形成されるコレクタ領域と 、前記ベース領域内に形成される高濃度で第２導電型のエ
    ミッタ領域にして、前記ドレーン領域に対して連結され
    た前記ベースの前記部分から、第３トレンチ内に形成さ
    れる絶縁膜でもって隔離されて形成されるエミッタ領域
    とを有することを特徴とする半導体素子の構造 。
  2. 【請求項２】 前記第１トレンチは、前記第２トレンチ
    および前記第３トレンチの幅の２倍以上広く形成される
    ことを特徴とする請求項１記載の半導体素子の構造。
  3. 【請求項３】 ＭＯＳとトランジスタで構成されるＢｉ
    −ＣＭＯＳの製造方法において、第１導電型半導体基板にフイールド酸化膜を成長させて
    活性領域とフイールド領域を画定し、活性領域に第２導
    電型の井戸領域を形成する工程と 、前記井戸領域のＭＯＳ形成用領域には高濃度の第１導電
    型不純物領域を形成し、前記高濃度の第１導電型不純物
    領域に連結された部分を有していて前記ＭＯＳ 形成用領
    域およびトランジスタ形成用領域にまたがっている低濃
    度の第１導電型不純物領域を形成する工程と 、前記高濃度の第１導電型不純物領域における前記トラン
    ジスタ形成用領域とは反対側の部分と、前記低濃度の第
    １導電型不純物領域における前記ＭＯＳ形成用領域とは
    反対側の部分およびこれに連なっている前記井戸領域中
    の部分にわたって高濃度の第２導電型不純物領域を形成
    する工程と 、前記高濃度の第１導電型不純物領域の中央部位には第１
    トレンチを、前記トランジスタ形成用領域中における前
    記低濃度の第１導電型不純物領域の境界部分には第２ト
    レンチを、それぞれ、前記高濃度の第１導電型不純物領
    域の深さを越える深さでもって形成する工程と 、前記低濃度の第１導電型不純物領域の中央部位にして前
    記高濃度の第２導電型不純物領域と接している位置に第
    ３トレンチを形成する工程と 、ＭＯＳ形成用領域にはゲート絶縁膜を形成するととも
    に、トランジスタ形成領域には前記第２トレンチおよび
    前記第３トレンチを十分に埋めるようにして絶縁膜を形
    成する工程と 、前記第１トレンチにゲート電極を形成する工程と、 を含んでなることを特徴とする半導体素子の製造方法 。
  4. 【請求項４】 第１トレンチの幅は、第２、第３トレン
    チの幅に比べて２倍以上広くなるように形成することを
    特徴とする請求項３記載の半導体素子の製造方法。
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