DE2917690B2 - Verfahren zum Festlegen der Durchbruchspannung eines Isolierschicht-Feldeffekttransistors - Google Patents
Verfahren zum Festlegen der Durchbruchspannung eines Isolierschicht-FeldeffekttransistorsInfo
- Publication number
- DE2917690B2 DE2917690B2 DE2917690A DE2917690A DE2917690B2 DE 2917690 B2 DE2917690 B2 DE 2917690B2 DE 2917690 A DE2917690 A DE 2917690A DE 2917690 A DE2917690 A DE 2917690A DE 2917690 B2 DE2917690 B2 DE 2917690B2
- Authority
- DE
- Germany
- Prior art keywords
- gate
- breakdown voltage
- angles
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015556 catabolic process Effects 0.000 title claims description 19
- 230000005669 field effect Effects 0.000 title claims description 11
- 238000000034 method Methods 0.000 title claims description 10
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229940000425 combination drug Drugs 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Die Erfindung betrifft e;.n Verfahren zum Festlegen
der Durchbruchsspannung eines "'Tolierschicht-Feldeffekttransistors mit ringförmigem Gate, welches von der
Sourcezone umschlossen ist und die Drainzone, deren Randform durch den inneren Rand des Gates bestimmt
ist, mit einem dieser Drainzone zugewandten, als Polygon mit geraden Kanten ausgebildeten inneren
Rand umschließt
Isolierschicht-Feldeffekttransistoren mit polygonförmiger, unmittelbar von der Gate-Elektrode umgebener
Drainzone sind aus der US-PS 36 21 347 und GB-PS 13 73 960 bekannt Im erstgenannten Fall wird das
Bauelement derart ausgebildet, daß die Auswirkung der Kapazität des PN-Übergangs zwischen Drain-Elektrode und Substrat des Bauelementes als Rückkopplungskapazität auf ein unmerkliches Maß herabgesetzt wird,
indem die Gate-Elektrode über eine relativ große Entkopplungskapazität mit dem Substrat gekoppelt
wird. Im anderen Fall wird die Drainzone polygonförmig ausgebildet, um — auch bei extrem schmaler
Kanalzone — das gegenseitige Ausrichten aufeinanderfolgender Masken zu erleichtern.
Ein weiterer Isolierschicht-Feldeffekttransistor mit
ringförmigem Gate wird in der DE-AS 1614144
beschrieben. Die einzelnen Zonen und Elektroden des Bauelements sind dort so auszubilden, daß zwei oder
mehr Gate-Elektroden ihre jeweiligen Aufgaben einwandfrei erfüllen können, Die bekannten Gates, die z. B.
gleichseitige Dreiecke bilden, umschließen eine Sourcezone und nicht eine Drainzone. Schließlich wird ein dem
eingangs genannten Verfahren entsprechender Isolierschicht-Feldeffekttransistor mit ringförmig geschlossenem Gate in der US-PS 40 63 274 beschrieben.
In den meisten Anwendungsfällen von Isolierschicht-Feldeffekttransistoren sind hohe Lawinen-Durch-
bruchsspannungen erwünscht, weil dann die Spannungsbelastbarkeit entsprechend groß ist Es gibt jedoch
Anwendungsfälle, in denen Transistoren (IGFET) mit niedrigerer Lswinen-Durchbruchsspannung oder Kom
binationen von Transistoren (IGFET) mit hoher und
niedriger Lawinen-Durchbruchsspannung in einer einzigen integrierten Schaltung zusammengefaßt werden
sollen. Zu diesen Anwendungsfällen gehören Schutzkreis-Schaltungen, Transistoren des FAf/OS-Typs
ίο (Floatinggate Avalanche-injection Metal Oxide Semiconductor), weiche in durch Feldwirkung zu programmierenden Speichern angewendet werden, MNOS-Transistoren (MNOS = Metal Nitride Oxide Semiconductor) oder Beispiele, bei denen das Tunneln von
hochangeregten Elektronen bzw. GIQh-Elektronen
eines Lawinen-Obergangs wichtig ist
Der in der genannten US-PS 40 63 274 beschriebenen,
grundlegende Isolierschicht-Feldeffekttransistor mit rechteckigem Gate wird in komplementär-symmetri
scher, integrierten Schaltkreisen angewendet welche
unter der Bezeichnung »C2L«-Schaltkreise bekanntgeworden sind. Die Bezeichnung C3L ist dabei die
Abkürzung des englischen Ausdrucks »Closed CMOS Logic«. Wenn im Betrieb befindliche C2L-Bauelemente
in der Dunkelheit durch ein Mikroskop beobachtet werden, ist festzustellen, daß die Ecken des eingeschlossenen Drains zuerst »aufleuchten«, was bedeutet daß
die Lawine von den Drain-Ecken ausgeht
Der Erfindung liegt die Aufgabe zugrunde, die
Durchbruchsspannung eines Isolierschicht-Feldeffekttransistors mit geschlossenem Gate beim Herstellen
willkürlich größer oder kleiner als bei dem mit rechteckigem Gate ausgestatteten Isolierschicht-Feldeffekttransistor vorzugeben.
Bei dem Verfahren eingangs genannter Art besteht die erfindungsgemäße Lösung darin, daß die Größe der
durch benachbarte Kanten eingeschlossene Winkel bzw. die Zahl der Kanten zum Anheben der
Durchbruchsspannung vergrößert oder zum Absenken
■»ο der Durchbruchsspannung verminüer c wird.
Die Lösung kann auch so gesehen werden, daß die Winkel zwischen den geradlinigen Segmenten bzw. den
Kanten von 90° abweichen und im Hinblick auf ein Steuern der Durchbruchsspannung des Transistors
gewählt werden. Durch das erfindungsgemäße Abgehen des äußeren Drain-Randes bzw. des inneren Gate-Randes von der bekannten Rechteck-Form wird es möglich,
die Lawinen-Charakteristik des eine geschlossene Gate-Geometrie aufweisenden Isolierschicht-Feldef
fekttransistors zu steuern bzw. beim Herstellen
vorzugeben.
Anhand der schematischen Darstellung in der Zeichnung werden weitere Einzelheiten der Erfindung
erläutert. Es zeigt
Fig. 1 die Draufsicht auf einen bekannten, in C2L-Vorrichtungen verwendeten IGFET mit geschlossenem Gate,
F i g. 2 einen Querschnitt längs der Linie 2-2 in F i g. 1,
Fig.3 bis 5 Draufsichten auf IGFETs. deren
Durchbruchsspannung nach dem erfindungsgemäßen
Verfahren festgelegt worden ist.
Die Fig. 1 und 2 beziehen sich auf einen IGFET 10
mit geschlossener Gate-Geometrie, wie er etwa in der US-PS 40 63 274 beschrieben worden ist. Zu dem
ί>5 IGFET 10 gehören eine Drainzone 12, eine Sourcezone
14 und ein leitendes Gate 16. Das Gate 16 besitzt eine geschlossene, rechteckige Geometrie, d. h. es schließt
die Drainzone 12 in der Zeichenebene gemäß Fig. 1
bzw, an der Oberfläche des Bauelements vollkommen ein. Unterhalb des leitenden Gates 16 berindet sich eine
z, B. aus Siliziumdioxid bestehende Isolierschicht 18, Die
Dratnzone 12 und die Sourcezone 14 werden normalerweise
in einem aus Silizium bestehenden Substrat 20 gebildet. Das Substrat kann anfangs entweder N- oder
P-Ieitend sein. Im gezeichneten Ausführungsbeispiel ist das Substrat 12 P-Ieitend, während die Drain- und
Sourcezone 12,14 aus N-Ieitendem Silizium bestehen.
Zum Herstellen komplementär-symmetrischer Isolierschicht-Feldeffekttransistoren
(IGFETs) auf einem einzelnen Substrat kann ein P-Ieitendes Substrat 20 als
P-leitende Wanne in einem N-leitenden Körper gebildet
werden, so daß ein N-Kanal-IGFET entsteht Demgegenüber
lassen sich P-Kanal-IGFETs durch Einbringen von P-leitenden Source- und Drainzonen in einem
N-Ieitenden Körper erzeugen.
Bei der Rechteck-Struktur des Gates 16 gemäß F i g. I ist das Auftreten einer Lawine beobachtet worden,
welche von den Ecken 22 zwischen dem Gate 16 und der Drainzone 12 ausgeht Es hat sich ferner herausgestellt,
daß die Lawinen-Durchbruchsspannung angehohen wird, wenn die inneren Winkel des Gates Ib bzw. die
Winkel von dessen inneren Rand größer als 90° gemacht werden.
Weiterhin hat sich ergeben, daß die Lawinen-Durchbruchsspannung herabzusetzen ist, wenn die inneren
Winkel des Gates des IGFET mit geschlossenem Gate verkleinert werden.
In Fig.3 ist die Draufsicht auf ein Gate 24 eines
IGFET 26 dargestellt. Das Gate 24 umgibt eine Drainzone 28 und ist von einer Sourcezone 30 umgeben.
Die inneren Winkel des Gates 24 betragen jeder 135° und bilden eine achteckig geformte Drainzone 28.
Vorausgesetzt, daß die Dotierstoff-Konzentration des IGFET 26 mit demjenigen des IGFET 10 übereinstim-
men, ist die Durcbbruchsspannung des IGFET 26 etwa 10% höher als diejenige des IGFET10.
In Fig,4 ist die Draufsicht auf das Gate 32 einps
IGFET 34 gezeigt Das Gate 32 umgibt eine Drainzone
36 und ist von einer Sourcezone 38 umgeben. Die inneren Winkel des Gates 32 betragen jeder 150° und
bilden so eine zwölf eckige Drainzone 26 mit zwölf Seiten. Unter der Voraussetzung, daß die Dotierstoff-Konzentrationen
der IGFETs 34 und 10 gleich sind, ist die Durcbbruchsspannung des IGFET 34 um etwa 13%
größer als diejenige des IGFET10.
In F i g. 5 ist die Draufsicht auf das Gate 40 eines
IGFET 42 dargestellt Das Gate 40 umschließt eine Drainzone 44 und ist von einer Sourcezone 46
umschlossen. Jeder innere Winkel des Gates 40 beträgt 60°; sie bilden eine dreieckige Drainzone 44. Unter der
Voraussetzung, daß die Dotierstoff-Konzentrationen der IGFETs 42 und 10 gleich sind, ist die Durchbruchsspannung
des IGFET 42 bis zu etwa 13% unter diejenige des IGFET10 herabgesetzt
Es sei darauf hingewiesen, daß d/' äußere Form bzw.
der äußere Rand der Gates 16,24,32 um* 40 der !GFETs
10, 26, 34 und 42 im allgemeinen als Rechteck ausgebildet ist aber ohne Einfluß auf die Durchbruchsspannung
der Transistoren verändert werden kann. In den vorstehend beschriebenen Beispielen ist vielmehr
experimentell bestätigt worden, daß es die Form der inneren Ecken bzw. die Form des äußeren Randes der
Drainzone ist, welche die Durchbruchsspannung beeinflußt. Schließlich sei bemerkt, daß der innere Rand des
Gates bzw. der äußere Rand der Drainzone vorzugsweise gleichwinklig sein, d. h. in den Ecken gleiche Winkel
haben soll. Es sind jedoch — je nach den Bedingungen des speziellen Falles — auch andere Winkel- bzw.
Seitenverhältnisse möglich.
Hierzu 1 Blatt Zeichnungen
Claims (5)
1. Verfahren zum Festlegen der Durchbruchsspannung eines Isolierschicht-Feldeffekttransistors mit
ringförmigem Gate, welches von der Sourcezone umschlossen ist und die Drainzone, deren Randform
durch den inneren Rand des Gates bestimmt ist, mit einem dieser Drainzone zugewandten, als Polygon
mit geraden Kanten ausgebildeten inneren Rand umschließt, dadurch gekennzeichnet, daß
die Größe der durch benachbarte Kanten eingeschlossenen Winkel bzw. die Zahl der Kanten zum
Anheben der Durchbruchsspannung vergrößert oder zum Absenken der Durchbruchsspannung
vermindert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Winkel gleich groß gewählt
werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß am inneren Rand des Gates (24,
32) mindestens fünf Winkel angeordnet werden.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß am inneren Rand des Gates (40) drei
Winkel angeordnet werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Kanten UKd Winkel des inneren
Gate-Randes die Form eines gleichseitigen Dreiecks bilden.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/904,454 US4173022A (en) | 1978-05-09 | 1978-05-09 | Integrated gate field effect transistors having closed gate structure with controlled avalanche characteristics |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2917690A1 DE2917690A1 (de) | 1979-11-15 |
| DE2917690B2 true DE2917690B2 (de) | 1981-02-19 |
| DE2917690C3 DE2917690C3 (de) | 1984-03-15 |
Family
ID=25419190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2917690A Expired DE2917690C3 (de) | 1978-05-09 | 1979-05-02 | Verfahren zum Festlegen der Durchbruchsspannung eines Isolierschicht-Feldeffekttransistors |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4173022A (de) |
| JP (1) | JPS54147787A (de) |
| DE (1) | DE2917690C3 (de) |
| GB (1) | GB2020484B (de) |
| IT (1) | IT1112216B (de) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US5130767C1 (en) * | 1979-05-14 | 2001-08-14 | Int Rectifier Corp | Plural polygon source pattern for mosfet |
| US4342045A (en) * | 1980-04-28 | 1982-07-27 | Advanced Micro Devices, Inc. | Input protection device for integrated circuits |
| JPS59228764A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Epson Corp | 半導体装置 |
| JPS6010677A (ja) * | 1983-06-30 | 1985-01-19 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| US4684967A (en) * | 1984-05-04 | 1987-08-04 | Integrated Logic Systems, Inc. | Low capacitance transistor cell element and transistor array |
| FR2617642A1 (fr) * | 1987-06-30 | 1989-01-06 | Thomson Semiconducteurs | Transistor a effet de champ |
| JPH07321306A (ja) * | 1994-03-31 | 1995-12-08 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
| US5726844A (en) * | 1996-04-01 | 1998-03-10 | Motorola, Inc. | Protection circuit and a circuit for a semiconductor-on-insulator device |
| US5683918A (en) * | 1996-04-01 | 1997-11-04 | Motorola, Inc. | Method of making semiconductor-on-insulator device with closed-gate electrode |
| TW406315B (en) * | 1997-06-30 | 2000-09-21 | Siemens Ag | Closed transistor with small W/L ratios |
| US6046897A (en) * | 1997-09-29 | 2000-04-04 | Motorola, Inc. | Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection |
| US6883894B2 (en) * | 2001-03-19 | 2005-04-26 | Hewlett-Packard Development Company, L.P. | Printhead with looped gate transistor structures |
| US8492866B1 (en) | 2012-01-09 | 2013-07-23 | International Business Machines Corporation | Isolated Zener diode |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL301883A (de) * | 1962-12-17 | |||
| DE1228343B (de) * | 1963-10-22 | 1966-11-10 | Siemens Ag | Steuerbare Halbleiterdiode mit stellenweise negativer Strom-Spannungs-Kennlinie |
| GB1175601A (en) * | 1966-03-28 | 1969-12-23 | Matsushita Electronics Corp | Insulated-Gate Field-Effect Transistor |
| NL6808352A (de) * | 1968-06-14 | 1969-12-16 | ||
| GB1373960A (en) * | 1971-12-07 | 1974-11-13 | Texas Instruments Ltd | Field effect transistors |
| GB1527773A (en) * | 1974-10-18 | 1978-10-11 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
| US4063274A (en) * | 1976-12-10 | 1977-12-13 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
-
1978
- 1978-05-09 US US05/904,454 patent/US4173022A/en not_active Expired - Lifetime
-
1979
- 1979-04-10 IT IT21725/79A patent/IT1112216B/it active
- 1979-05-02 DE DE2917690A patent/DE2917690C3/de not_active Expired
- 1979-05-02 GB GB7915233A patent/GB2020484B/en not_active Expired
- 1979-05-04 JP JP5518379A patent/JPS54147787A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2020484A (en) | 1979-11-14 |
| DE2917690A1 (de) | 1979-11-15 |
| US4173022A (en) | 1979-10-30 |
| GB2020484B (en) | 1982-09-15 |
| JPS54147787A (en) | 1979-11-19 |
| IT7921725A0 (it) | 1979-04-10 |
| IT1112216B (it) | 1986-01-13 |
| DE2917690C3 (de) | 1984-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2933694C2 (de) | Integrierter Schaltkreis | |
| DE2917690C3 (de) | Verfahren zum Festlegen der Durchbruchsspannung eines Isolierschicht-Feldeffekttransistors | |
| DE2814973C2 (de) | Verfahren zur Herstellung eines Speicher-Feldeffekttransistors | |
| DE69130163T2 (de) | Verfahren zur Herstellung einer MOS-EEPROM-Transistorzelle mit schwebendem Gate | |
| DE3881304T2 (de) | MOS-Transistor. | |
| DE4233236C2 (de) | Halbleitereinrichtung mit einem Wannenbereich für einen MOS-Transistor und Herstellungsverfahren dafür | |
| EP0037105B1 (de) | Feldeffekttransistor | |
| DE3037431A1 (de) | Verfahren zur herstellung von elektrisch programmierbaren festwertspeichern in mos-technologie | |
| DE2911132A1 (de) | Verfahren zur bildung einer kontaktzone zwischen schichten aus polysilizium | |
| DE19642538A1 (de) | Halbleitereinrichtung und Herstellungsverfahren derselben | |
| DE19501557C2 (de) | CMOS-Halbleitervorrichtung und Verfahren zu deren Herstellung | |
| DE2754229A1 (de) | Leistungsbauelement vom mosfet-typ und zugehoeriges herstellungsverfahren | |
| DE2728167A1 (de) | Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen | |
| DE2704626A1 (de) | Verfahren zur bildung einer verbindungszone in einem siliziumsubstrat bei der herstellung von n-kanal siliziumgate-bauelementen in integrierter mos-technologie | |
| DE2502235A1 (de) | Ladungskopplungs-halbleiteranordnung | |
| DE3485822T2 (de) | Halbleiterspeichervorrichtung mit schwebender torelektrode. | |
| DE2816795A1 (de) | Verfahren zur herstellung eines substrats fuer einen cmos-schaltkreis und nach einem solchen verfahren hergestellter schaltkreis | |
| DE3879323T2 (de) | Dünnschicht-MOS-Transistor mit zwei Gate-Elektroden, die gegenüber der halbleitenden Schicht liegen. | |
| DE3324332A1 (de) | Verfahren zur herstellung von cmos-transistoren auf einem siliziumsubstrat | |
| DE2500047A1 (de) | Verfahren zur herstellung von metalloxid-halbleitereinrichtungen | |
| DE3139846C2 (de) | ||
| DE19620032C2 (de) | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren | |
| DE2607203B2 (de) | Feldeffekttransistor vom Anreicherungstyp | |
| DE1808928A1 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
| DE102004009521B4 (de) | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OAP | Request for examination filed | ||
| OD | Request for examination | ||
| 8263 | Opposition against grant of a patent | ||
| 8281 | Inventor (new situation) |
Free format text: DINGWALL, ANDREW GORDON FRANCIS, BRIDGEWATER, N.J., US |
|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |