JPS61198771A - 高抵抗負荷形ｍｏｓスタテイツクｒａｍ - Google Patents
高抵抗負荷形ｍｏｓスタテイツクｒａｍInfo
- Publication number
- JPS61198771A JPS61198771A JP60039657A JP3965785A JPS61198771A JP S61198771 A JPS61198771 A JP S61198771A JP 60039657 A JP60039657 A JP 60039657A JP 3965785 A JP3965785 A JP 3965785A JP S61198771 A JPS61198771 A JP S61198771A
- Authority
- JP
- Japan
- Prior art keywords
- high resistance
- layer
- polycrystalline silicon
- deposited
- static ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この定量は負荷として高抵抗を有する大容量ＭＯＳスタ
ティックＲＡＭに係シ、特に大容量化高密度集積化に際
しても十分高い抵抗を得るための改良に関するものであ
る。
ティックＲＡＭに係シ、特に大容量化高密度集積化に際
しても十分高い抵抗を得るための改良に関するものであ
る。
第２図は従来の高抵抗負荷形ＭＯＳスタティックＲＡＭ
の構造を示し、図Ａは平面図、図Ｂけ断面図である。図
において、（１）はｐ形のシリコン基板またはｐ形つェ
ル、（２）はフィールド酸化喚、（３）はゲート酸化倭
、（４）はｎ＋形の第１多結晶シリコン層からなるゲー
ト電極、（５）はｎ＋形拡散層、（６）は化学的気相成
長（ＣＶＤ ）酸化嘆、（７）はｎ＋形拡散層（５）へ
のダイレクト・コンタクト孔、（８）けｎ＋膨形部第２
多結晶シリコン層、（９）は高抵抗部の第２多結晶シリ
コン層である。
の構造を示し、図Ａは平面図、図Ｂけ断面図である。図
において、（１）はｐ形のシリコン基板またはｐ形つェ
ル、（２）はフィールド酸化喚、（３）はゲート酸化倭
、（４）はｎ＋形の第１多結晶シリコン層からなるゲー
ト電極、（５）はｎ＋形拡散層、（６）は化学的気相成
長（ＣＶＤ ）酸化嘆、（７）はｎ＋形拡散層（５）へ
のダイレクト・コンタクト孔、（８）けｎ＋膨形部第２
多結晶シリコン層、（９）は高抵抗部の第２多結晶シリ
コン層である。
次に、この従来のスタティックＲＡＭの製造方法を説明
する。まず、ｐ形のシリコン基板またはｐ形つェル（１
）上を選択酸化してフィールド酸化ｌｌｌ！＋（２）を
形成し、チャネルドーピングをした後に、ゲート酸化嘆
（３）を形成し、その上に多結晶シリコンを堆積し、リ
ンを拡散して低抵抗化し、パターニングを施してゲート
電ｆｆｉ （４） ｆ形成する。その後に、セルフアラ
イメントによってヒ素をイオン注入し、熱処理を加えて
ｎ形波散層（５）を形成する。次にＣＶＤ酸化襖（６）
を堆積し、ダイレクトコンタクト孔（７）を所要のパタ
ーンに酸化倹ドライエツチングで穿設する。次にアンド
−ピング第２多結晶シリコン層を堆積し、高抵抗部（９
）の上をレジスト倭（図示せず）で覆ってヒ素をイオン
注入し、熱処理してｎ形部の第２多結晶シリコン層（８
）を形成する。
する。まず、ｐ形のシリコン基板またはｐ形つェル（１
）上を選択酸化してフィールド酸化ｌｌｌ！＋（２）を
形成し、チャネルドーピングをした後に、ゲート酸化嘆
（３）を形成し、その上に多結晶シリコンを堆積し、リ
ンを拡散して低抵抗化し、パターニングを施してゲート
電ｆｆｉ （４） ｆ形成する。その後に、セルフアラ
イメントによってヒ素をイオン注入し、熱処理を加えて
ｎ形波散層（５）を形成する。次にＣＶＤ酸化襖（６）
を堆積し、ダイレクトコンタクト孔（７）を所要のパタ
ーンに酸化倹ドライエツチングで穿設する。次にアンド
−ピング第２多結晶シリコン層を堆積し、高抵抗部（９
）の上をレジスト倭（図示せず）で覆ってヒ素をイオン
注入し、熱処理してｎ形部の第２多結晶シリコン層（８
）を形成する。
その後、コンタクト孔を形成し、アルミニウム配線（い
ずれも図示せず）を施して高抵抗負荷形ＭＯ８スタテｌ
イックＲＡＭを完成させる。
ずれも図示せず）を施して高抵抗負荷形ＭＯ８スタテｌ
イックＲＡＭを完成させる。
この高抵抗負荷形ＭＯＳスタティックＲＡＭの動作は周
知であるので説明を省略する。
知であるので説明を省略する。
従来のスタティックＲＡＭは以上のように、第２多結晶
シリコン層を高抵抗と配線との両方に用いてｈるので、
大規模、高密度集積のスタティックＲＡＭでは、十分な
高抵抗長を得ることができず、スタンドバイ電流が急増
する。すなわち、第２図Ａに示すように、リソグラフィ
ーの重ね合わせ積置を考慮して、寸法Ｘおよび２に０．
５）Ｌｍ以上取る必要があり、従って、高抵抗長ｙは制
御され、１メガビツトのスタティックＲＡＭでは３声ｍ
程変になる。
シリコン層を高抵抗と配線との両方に用いてｈるので、
大規模、高密度集積のスタティックＲＡＭでは、十分な
高抵抗長を得ることができず、スタンドバイ電流が急増
する。すなわち、第２図Ａに示すように、リソグラフィ
ーの重ね合わせ積置を考慮して、寸法Ｘおよび２に０．
５）Ｌｍ以上取る必要があり、従って、高抵抗長ｙは制
御され、１メガビツトのスタティックＲＡＭでは３声ｍ
程変になる。
第３図は高抵抗長と抵抗値との関係を示す図で、高抵抗
長が３〜４ｐｍ程度から急激に抵抗値が下ることが判る
。従って、スタンドバイ電流の増大が避けられないとい
う問題点があった。
長が３〜４ｐｍ程度から急激に抵抗値が下ることが判る
。従って、スタンドバイ電流の増大が避けられないとい
う問題点があった。
この発明は上記のような問題点を解消するだめになされ
たもので、高密度大容量スタティックＲＡＭにおいても
十分高い抵抗値を実現できる構造を提供することを目的
としている。
たもので、高密度大容量スタティックＲＡＭにおいても
十分高い抵抗値を実現できる構造を提供することを目的
としている。
Ｃ問題点を解決するだめの手段〕
この発明に係る高抵抗負荷形ＭＯ！３スタティックＲＡ
Ｍは、高抵抗を形成する多結晶シリコン層を複数層とし
、従来二次元的に形成した高抵抗を三次元構成とし、高
抵抗長を十分長くとれるようにしたものである。
Ｍは、高抵抗を形成する多結晶シリコン層を複数層とし
、従来二次元的に形成した高抵抗を三次元構成とし、高
抵抗長を十分長くとれるようにしたものである。
この発明における高抵抗負荷形ＭＯＥ＋スタティックＲ
ＡＭでは、多結晶シリコン層を絶縁−を挾んで複数層構
造にすることにより、この複数層の多結晶シリコン層を
上記絶縁嘆に形成されたダイレクトコンタクト孔を介し
て接続して高抵抗を三次元的に構成でき高抵抗長を長く
することが可能となり、スタンドバイの電流を低減でき
る。
ＡＭでは、多結晶シリコン層を絶縁−を挾んで複数層構
造にすることにより、この複数層の多結晶シリコン層を
上記絶縁嘆に形成されたダイレクトコンタクト孔を介し
て接続して高抵抗を三次元的に構成でき高抵抗長を長く
することが可能となり、スタンドバイの電流を低減でき
る。
第１図はこの発明の一実施例の構成を示し、図Ａは平面
図、図Ｂは断面図である７図において、第２図の従来例
と同一符号は同等部分を示す５（６）は第１層のｃｖＤ
酸化−１（７）はこれに設けられｎ＋膨形部第２多結晶
シリコンｆｉｉｌ＋（８）’ｒｎ＋形拡散層（５）に接
続する第１のダイレクトコンタクト孔、αＯけ第２層の
ｃｖｎ酸化模、（１１ａ）及び（ｌｌｂ）はこれに設け
られそれぞれ第２多結晶シリコン層のｎ＋膨形部８）及
び高抵抗部（９）に達する第２及び第３のダイレクトコ
ンタクト孔、（２）は第２層のＣＶＤ酸化＠ａＯの上に
形成され、第２及び第３のダイレクトコンタクト孔（ｌ
ｌａ）及び（ｌｌｂ）を介してそれぞれ第２多結晶シリ
コン層のｎ＋膨形部８）及び高抵抗部（９）に接続され
た高抵抗の第３の多結晶シリコン層である。
図、図Ｂは断面図である７図において、第２図の従来例
と同一符号は同等部分を示す５（６）は第１層のｃｖＤ
酸化−１（７）はこれに設けられｎ＋膨形部第２多結晶
シリコンｆｉｉｌ＋（８）’ｒｎ＋形拡散層（５）に接
続する第１のダイレクトコンタクト孔、αＯけ第２層の
ｃｖｎ酸化模、（１１ａ）及び（ｌｌｂ）はこれに設け
られそれぞれ第２多結晶シリコン層のｎ＋膨形部８）及
び高抵抗部（９）に達する第２及び第３のダイレクトコ
ンタクト孔、（２）は第２層のＣＶＤ酸化＠ａＯの上に
形成され、第２及び第３のダイレクトコンタクト孔（ｌ
ｌａ）及び（ｌｌｂ）を介してそれぞれ第２多結晶シリ
コン層のｎ＋膨形部８）及び高抵抗部（９）に接続され
た高抵抗の第３の多結晶シリコン層である。
以下、この実施例の製造方法について説明する。
フィールド酸化聯（２）の形成、チャネルドープ、ゲー
ト酸化倭（３）の形成、第１多結晶シリコン層（４）の
堆積形成及びエツチング、ヒ素のイオン注入によるｎ＋
形拡散層（５）の形成までは従来例の場合と同一である
。
ト酸化倭（３）の形成、第１多結晶シリコン層（４）の
堆積形成及びエツチング、ヒ素のイオン注入によるｎ＋
形拡散層（５）の形成までは従来例の場合と同一である
。
次に、第１層のＣｖＤ酸化繋（６）を堆積形成し、これ
ヲハターニングして酸化嘆エツチングによって、ｔＩｇ
ｌのダイレクトコンタクト孔（７）を開孔する。次に、
第２多結晶シリコンＮＩｋ堆積形成し、これに多Ｍ−晶
シリコンエッチングによって所要ツバターニングを施し
、高抵抗として使用すべき部分の上にのみレジストを形
成し、ヒ素をイオン注入した後に、熱処理によってヒ素
を活性化して、低抵抗のｎ＋膨形部８）及び高抵抗部（
９）を形成する。次に第２層のＣｖＤ酸化僕αＯを堆積
形成し、所要のパターニングを施した後、酸化喚エツチ
ングだよって、第２及び第３のダイレクトコンタクト孔
（ｘｌａ）、（１１ｂ）を形成し、つづｈて、高抵抗の
第３の多結晶シリコン層（イ）を堆積形成し、エツチン
グして所要パターンとする。
ヲハターニングして酸化嘆エツチングによって、ｔＩｇ
ｌのダイレクトコンタクト孔（７）を開孔する。次に、
第２多結晶シリコンＮＩｋ堆積形成し、これに多Ｍ−晶
シリコンエッチングによって所要ツバターニングを施し
、高抵抗として使用すべき部分の上にのみレジストを形
成し、ヒ素をイオン注入した後に、熱処理によってヒ素
を活性化して、低抵抗のｎ＋膨形部８）及び高抵抗部（
９）を形成する。次に第２層のＣｖＤ酸化僕αＯを堆積
形成し、所要のパターニングを施した後、酸化喚エツチ
ングだよって、第２及び第３のダイレクトコンタクト孔
（ｘｌａ）、（１１ｂ）を形成し、つづｈて、高抵抗の
第３の多結晶シリコン層（イ）を堆積形成し、エツチン
グして所要パターンとする。
この実施例の構造では、電源ｖ０゜に接続されるｎ＋膨
形部第２多結晶シリコン層（８）から第２のダイレクト
コンタクト孔（ｌｌａ）を通して高抵抗の第３の多結晶
シリコン層（６）につながり、次に第３のダイレクトコ
ンタクト孔ｒｌｌｂ）を通して高抵抗部の第２多結晶シ
リコン層（９）につながっているので、実効の高抵抗長
は大幅に長くすることができる。
形部第２多結晶シリコン層（８）から第２のダイレクト
コンタクト孔（ｌｌａ）を通して高抵抗の第３の多結晶
シリコン層（６）につながり、次に第３のダイレクトコ
ンタクト孔ｒｌｌｂ）を通して高抵抗部の第２多結晶シ
リコン層（９）につながっているので、実効の高抵抗長
は大幅に長くすることができる。
高抵抗長は第２層のＯＶＤ酸化嘆αＯの嘆厚によって変
化するが、例えば上記喚厚を５ｏｏｏ Ａにすると、従
来技術では高抵抗長が３メｍであったものが、この実施
例の方式でけ５）Ｌｍと大幅に長くなる。
化するが、例えば上記喚厚を５ｏｏｏ Ａにすると、従
来技術では高抵抗長が３メｍであったものが、この実施
例の方式でけ５）Ｌｍと大幅に長くなる。
上記実施例では、高抵抗として多結晶シリコンを堆積し
たままの状態で用いたが、リンを少量イオン注入した方
が一般的には抵抗値が１昇する場合が多い。なお、上記
実施例では第２の多結晶シリコン層を高抵抗部とｎ＋形
低抵抗配線部とにし、第３の多結晶シリコン層を高抵抗
に使用したが、第２１１を高抵抗に、第３層をｎ＋形形
紙抵抗高抵抗とに用いてもよく、また、第２層をｎ＋形
形紙抵抗、第３層を高抵抗と？形紙抵抗とに、またげ高
抵抗のみに用いてもよい、更に３層に限らず４層以上の
多結晶シリコンを用いてもよいっ 〔発明の効果〕 以上説明したように、この発明によれば、高抵抗を三次
元的に構成したので、大規模、高密度集積スタティック
ＲＡＭのようにメモリセルサイズが小さくても、十分高
い高抵抗が形成可能となるので、スタンドバイ電流の小
さい高性能の高抵抗負荷形ＭＯＳスタティックＲＡＭが
実現できるという効果がある。
たままの状態で用いたが、リンを少量イオン注入した方
が一般的には抵抗値が１昇する場合が多い。なお、上記
実施例では第２の多結晶シリコン層を高抵抗部とｎ＋形
低抵抗配線部とにし、第３の多結晶シリコン層を高抵抗
に使用したが、第２１１を高抵抗に、第３層をｎ＋形形
紙抵抗高抵抗とに用いてもよく、また、第２層をｎ＋形
形紙抵抗、第３層を高抵抗と？形紙抵抗とに、またげ高
抵抗のみに用いてもよい、更に３層に限らず４層以上の
多結晶シリコンを用いてもよいっ 〔発明の効果〕 以上説明したように、この発明によれば、高抵抗を三次
元的に構成したので、大規模、高密度集積スタティック
ＲＡＭのようにメモリセルサイズが小さくても、十分高
い高抵抗が形成可能となるので、スタンドバイ電流の小
さい高性能の高抵抗負荷形ＭＯＳスタティックＲＡＭが
実現できるという効果がある。
第１図Ａ及びＢけそれぞれこの発明の一実施例の構成を
示す平面図及び断面図、第２図Ａ及びＢはそれぞれ従来
の高抵抗負荷形ＭＯＳスタティックＲＡＭの構成を示す
平面図及び断面図、第３図は高抵抗長と抵抗値との関係
を示す図である。 図において、（８） 、 （９） 、（２）は複数層の
多結晶シリコン層、αＯは絶縁筒（ＯｖＤ酸化嘆） 、
（ｌｌａ）、（ｌｌｂ）はダイレクトコンタクト孔であ
る。 なお、各図中同一符号は同一または相当部分を示す。
示す平面図及び断面図、第２図Ａ及びＢはそれぞれ従来
の高抵抗負荷形ＭＯＳスタティックＲＡＭの構成を示す
平面図及び断面図、第３図は高抵抗長と抵抗値との関係
を示す図である。 図において、（８） 、 （９） 、（２）は複数層の
多結晶シリコン層、αＯは絶縁筒（ＯｖＤ酸化嘆） 、
（ｌｌａ）、（ｌｌｂ）はダイレクトコンタクト孔であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）絶縁膜を挾んで形成された複数層の多結晶シリコ
ン層を備え、上記絶縁膜に形成されたダイレクトコンタ
クト孔を介して上記複数層の多結晶シリコン層を接続し
て負荷用高抵抗が構成されたことを特徴とする高抵抗負
荷形ＭＯＳスタティックＲＡＭ。 - （２）絶縁膜の両面にそれぞれ接する多結晶シリコン層
を接続するダイレクトコンタクト孔内の接続体が高抵抗
多結晶シリコンであることを特徴とする特許請求の範囲
第１項記載の高抵抗負荷形ＭＯＳスタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039657A JPS61198771A (ja) | 1985-02-28 | 1985-02-28 | 高抵抗負荷形ｍｏｓスタテイツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039657A JPS61198771A (ja) | 1985-02-28 | 1985-02-28 | 高抵抗負荷形ｍｏｓスタテイツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198771A true JPS61198771A (ja) | 1986-09-03 |
Family
ID=12559154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039657A Pending JPS61198771A (ja) | 1985-02-28 | 1985-02-28 | 高抵抗負荷形ｍｏｓスタテイツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100360392B1 (ko) * | 1995-11-20 | 2003-01-29 | 삼성전자 주식회사 | 스태틱랜덤엑세스메모리부하저항제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55120160A (en) * | 1979-01-02 | 1980-09-16 | Texas Instruments Inc | High integrity static memory cell |
| JPS607172A (ja) * | 1983-06-24 | 1985-01-14 | Mitsubishi Electric Corp | 半導体メモリセル |
-
1985
- 1985-02-28 JP JP60039657A patent/JPS61198771A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55120160A (en) * | 1979-01-02 | 1980-09-16 | Texas Instruments Inc | High integrity static memory cell |
| JPS607172A (ja) * | 1983-06-24 | 1985-01-14 | Mitsubishi Electric Corp | 半導体メモリセル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100360392B1 (ko) * | 1995-11-20 | 2003-01-29 | 삼성전자 주식회사 | 스태틱랜덤엑세스메모리부하저항제조방법 |
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